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RSS订阅原创 verilog算术移位运算符与逻辑移位运算符的区别
算术移位运算符(>>>, <<<)和逻辑移位运算符(>>, <<)的主要区别在于：算术移位将数据视为有符号数，右移时会保留符号位填充高位；而逻辑移位将数据视为无符号数，右移时用0填充高位。算术移位主要用于有符号数的乘除运算，逻辑移位则用于位向量操作。在Verilog中，当结果为有符号类型时，算术右移会移入符号位，否则移入0。
2026-02-06 10:35:30
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原创 vivado中compilation属性的用法
VLOGAN是VCS工具链中用于编译Verilog/SystemVerilog文件的命令，可将HDL代码转换为中间格式供仿真使用。支持多种编译选项，包括选择Verilog标准版本（1995/2001）、启用SystemVerilog功能以及UVM支持等。基本语法为"vlogan [选项] Verilog文件"。
2026-01-07 09:23:47
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原创 【python调用edge driver报错】
2025-12-06 09:05:39,566 - ERROR - 设置Edge浏览器失败: Message: Unable to obtain driver for MicrosoftEdge;2025-12-06 09:05:39,565 - INFO - 使用默认配置，如需自定义请创建jd_edge_config.json文件。2025-12-06 09:05:39,566 - INFO - 正在设置Edge浏览器…2025-12-06 09:05:39,566 - INFO - 京东抢购脚本启动。
2025-12-06 09:31:53
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原创 git remote报错解决办法
原因 ： origin后面的空格有问题，发生错误是因为在命令的origin后面有一个不可见的（或容易错过的）非中断空格（U+00A0）或其他一些空白字符。
2025-12-04 09:37:17
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原创 ./pnmain: error while loading shared libraries: libbasngitem.so.1.0.0: cannot open shared object fil
摘要：在WSL的Ubuntu中运行radiant软件时出现"libbasngitem.so.1.0.0"缺失错误。原因是软件安装在/home/useri目录下，却以root身份从/root目录运行。解决方法是从root切换回user用户再启动程序。
2025-11-26 20:29:50
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原创 如何让gvim在同一个窗口中以新建标签页的方式打开新文件
不要直接用改用（推荐）设置别名永久生效从此，所有文件都在同一个 gvim 窗口的标签页中打开，整洁高效！
2025-11-05 17:41:05
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原创 vscode使用verilog format插件教程
安装教程：https://github.com/ericsonj/verilog-format?第四步：将.verilog-format.properties放到用户目录下。第五步：编辑.verilog-format.properties。第六步：在需要format的文件中右键进行format操作。第六步：在需要format的文件中右键进行format操作。第二步：安装verilog-format.exe文件。第三步：配置verilog format环境路径。
2025-10-28 17:57:22
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原创 gvim安装NERDTree插件报错
没有编辑~/.vimrc里的内容，原来编辑的文件路径错了，编辑了错误的文件导致插件没有被正确安装。运行PlugInstall没有显示nertree done。没有看到nerdtree。运行结果，没有上面的显示。
2025-10-24 09:50:52
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原创 [vcs报错]Error-[XMRE] Cross-module reference resolution error ...
PUDC（Pull-up During Configuration） 等。GSR（Global Set/Reset） ：全局复位信号。GTS（Global 3-State） ：全局三态使能。解决方案：在 Testbench 顶层例化 glbl。
2025-10-21 15:59:44
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原创 【vcs仿真报错】Error-[CFCILFBI] Cannot find cell in liblist ./rtl/v_tc_0_sim_netlist.v, 671 Cell ‘FDRE‘ ca
原因：缺少xilinx primitive文件。解决方法：在vcs指令中添加如下指令。
2025-10-21 15:35:17
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原创 vivado 从已实现的设计工程创建自定义PL IBIS文件方法
从已实现的设计创建自定义IBIS文件的过程非常简单，因为所有引脚分配都已作为设计实现的一部分完成。•IBIS文件现在可以在模拟中使用。
2025-10-18 09:50:53
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原创 在ModelSim/Questa仿真工具中 vopt +acc=npr含义
+ac c 权限开得越多，仿真性能可能越低。若仅需调试部分信号，可缩小范围。r：允许访问寄存器（registers）p：允许访问端口（ports）n：允许访问网表（nets）寄存器（registers）
2025-10-02 11:00:04
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原创 modelsim中vlib与vmap的作用与区别
建立逻辑库名与物理路径的映射关系。ModelSim 通过逻辑库名访问设计文件，而实际文件存储在物理路径中。:创建一个新的仿真库,这个仿真库是一个物理目录，用于存储编译后的设计单元。
2025-10-01 14:55:44
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原创 高速收发器逻辑HSTL详解
高速收发器逻辑（High-Speed Transceiver Logic，简称 HSTL）是一种与具体工艺技术无关的集成电路间信号传输标准。[1] 其标称信号电压范围为 0 V 至 1.5 V，尽管允许存在一定偏差，且信号可以采用单端或差分形式。该标准旨在支持超过 180 MHz 的高速操作。：是一种用于高速数字信号传输中的阻抗匹配技术，主要用于抑制信号反射、改善信号完整性。：仅在接收端（负载端） 设置一个并行端接电阻。，从而实现阻抗匹配。
2025-09-26 15:41:49
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原创 将本地工程上传到 GitHub 仓库的步骤如下
完成这些步骤后，你的本地工程就会成功上传到 GitHub 仓库了！分支，但有些本地 Git 版本仍使用。GitHub 现在默认使用。
2025-09-26 10:26:48
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原创 【fatal error: generated with LTO version 2.2 instead of the expected 6.2】
在使用vcs时报错：fatal error: bytecode stream in file ‘/home/cuiwenqi/Downloads/vcs_soft/3.3/synopsys/verdi_2016.06-1/share/PLI/VCS/LINUX64/pli.a’ generated with LTO version 2.2 instead of the expected 6.2。原因：vcs使用的是旧版本gcc和g++编译的，和系统的gcc和g++版本不匹配导致出错。
2025-09-23 09:07:39
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原创 【 Rank（列）、DIMM（内存条） 和 DDR颗粒（内存芯片） 的区别】
理解内存体系中 Rank（列）、DIMM（内存条） 和 DDR颗粒（内存芯片） 的区别与联系，是掌握内存架构的关键。以下是清晰的结构化解析：物理载体：颗粒 → 焊接在DIMM电路板上逻辑组织：颗粒 → 组成Rank → Rank集成到DIMM访问控制：内存控制器 → 按Rank独立发送命令（同一DIMM内不同Rank可交替工作）为什么需要Rank？突破带宽瓶颈：内存控制器一次只能访问一个Rank。若DIMM仅含1个Rank，控制器需等待当前操作完成才能发起新请求；多Rank设计允许控制器
2025-09-11 21:12:56
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原创 【FPGA Interlaken协议】
Interlaken协议作为一种高性能的芯片间互连技术，已在FPGA领域获得广泛应用，为网络设备和数据中心提供了高带宽、低延迟的互连解决方案。本文将从协议基本原理、FPGA实现方案、性能优化技术及典型应用场景等方面，全面解析FPGA Interlaken技术的现状与发展。一、Interlaken协议基本原理与架构。
2025-08-22 10:24:25
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原创 均衡芯片增益的理解
在高速信号传输中，信号会因传输介质（如电缆、PCB走线）的损耗而衰减，尤其是在高频部分。8dB的补偿强度意味着芯片能够在特定频率（如1.56GHz）下，将信号的幅度提升到原来的约6.31倍，以抵消传输过程中的损耗。在信号均衡中，补偿强度需要与信号频率和传输介质特性相匹配。均衡芯片通过调整其内部电路参数（如电阻、电容值），在特定频率点提供所需的补偿强度，以优化信号质量。“8分贝补偿强度”具体指：在信号处理中，均衡芯片通过提供8分贝（dB）的增益，来补偿信号在传输过程中因介质损耗导致的幅度衰减。
2025-06-09 11:07:34
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原创 zynq 烧写PL端与PS端所要用到的文件
ELF 文件的作用是烧写 PS，而 BIT 文件的作用则是烧写 PL。因此如果只使用了 Zynq 中的一种设备 （PS 或者 PL），那么就只需要相应地烧写文件。
2025-06-05 10:32:21
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原创 在Verilog中，逻辑右移（Logical Right Shift）和算术右移（Arithmetic Right Shift）的区别
verilog中逻辑右移与算术右移的区别
2025-05-17 15:06:26
1141
原创 verilog中|与||的区别
|：符号左边和符号右边有一个为真，则输出为真。|：将符号左边的数与符号右边的数进行按位操作。verilog中|与||的区别。
2025-05-17 14:23:41
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原创 verilog中！=与！==的区别
”通常用于比较两个值是否不相等，返回逻辑真或假。比如，在if语句里判断某个信号是否不等于某个值，这时候用“!例如，if (a!= b) 这样的结构。
2025-03-27 10:08:44
406
硬件通信基于UltraScale架构的GTH收发器配置与应用：高速串行通信接口设计及其实现方法
2025-07-17
vivado vip ip的使用demo
2025-03-14
空空如也
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