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Verilog用例
常用实例
横二彪
这个作者很懒,什么都没留下…
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Verilog 时钟偶分频、奇分频、任意分频
偶分频计数器module even_divider(clk_in,Rst_n,even_en,//偶分频使能信号,方便后续设计任意分频计数器div,clk_out);input clk_in;//时钟输入input Rst_n;//异步复位 低有效input even_en;//偶分频使能信号,方便后续设计任意分频计数器input [3:0]div;//分频值,此处设计分频范围为1-63output reg clk_out;//分频后,时钟输出reg [3:0]div_cnt;//原创 2020-09-27 20:30:03 · 1820 阅读 · 1 评论 -
二选一数据选择器
二选一数据选择器用一路控制信号选择输出数据,选通哪一路输入的数据信号。如下图所示。通过Data_sel 选择输出结果的值。Data_a,A通道数据输入;Data_b,B通道数据输入;Data_out,数据输出端Data_sel,数据选通控制。代码如下:module mux2(data_a, //A通道数据输入data_b, //B通道数据输入data_sel...原创 2019-12-03 17:54:43 · 24488 阅读 · 0 评论