- 博客(3)
- 收藏
- 关注
RSS订阅转载 modelsim仿真文件配置
仿真配置文件格式：.vt一般配置修改点：initial begin////////end always begin//////////end endmoduleinitial下：配...
2018-06-06 20:00:00
420
转载 Verilog 关于负数
使用Verilog描述语言时，在编写含有负数判断的描述语言时，需要定义负数的数据类型。一般的包含0以及0以上的正数寄存器只需声明 reg 即可；用法：reg [ ]a;reg寄存器是最常用的寄存器类型，这种寄存器中只能存放无符号数。如果给reg中存入一个负数，通常会被视为正数！而对于是负数或者是存在负数的寄存器声明要使用 signed；用法：reg sign...
2018-04-01 10:51:00
4826
转载 Verilog 数据类型 笔记
寄存器数据类型只能在always语句和initial语句等过程语句中被赋值常用：regreg a; // 定义a为1bit reg型reg [7:0]b; //定义b为8bit reg型reg [7:0]c,d,e; //定义c，d，e为8bit reg型线网数据类型结构化元件间的物理连线，值...
2018-03-02 09:06:00
108
空空如也
空空如也
TA创建的收藏夹 TA关注的收藏夹
TA关注的人