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RSS订阅原创 代码报错， Hook script file phys_opt_design.tcl used in Synth Design does not exist.
删除爆红的路径之后重新编译。
2022-10-21 10:22:43
817
原创 vivado2021.2 win10 在添加video mixer IP核进行Synthesis时会挂起
根据AR000033086_vivado_2021_1_preliminary_rev3\vivado\patch_readme文件目录下的txt文件说明进行安装。
2022-08-01 10:11:04
538
原创 vivado导入tcl例程
在tclconsole中输入vivado-source./designs/zcu106_trd/project.tcl点击Enter，等待打开blockdesign（./designs/zcu106_trd文件夹下有bd.tcl和project.tcl)输出cdD/zynq_work/rdf0428-zcu106-vcu-trd-2021-2/pl点击Enter进入工程所在目录，打开vivado下的TCLconsole窗口。从xilinx官网下载了zcu106的例程文件。...
2022-07-19 11:34:06
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原创 vivado与modelsim联合仿真后,modelsim无法手动编译
连接： vivado2018.3 与 modelsim联合仿真 - 宏强子 - 博客园联合仿真设置完成之后，modelsim中compile按键无效，可以从脚本中编译修改后的.v文件。1）运行行为仿真弹出modelism。2）更改.v文件并保存后。将工程文件夹我的是C:\Users\Administrator\Desktop\lunwen_v\vivado\project_1\project_1.sim\sim_1\behav\modelsim文件夹下的tb_...
2021-10-08 16:59:39
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原创 FPGA数字时钟电路设计
一）功能描述a.可以产生秒，分，时。b.校时功能：可以对时，和分进行修改c.整点报时功能，1-23每整点发出短音，0点发出长音d.数码管显示二）效果展示时：分：秒8：44：18key3按下保持校时状态，之后key1、key2分别控制时、分，再次按下key3返回计时状态。用蜂鸣器实现整点报时。3）RTL图4）顶层模块分为按键消抖，计时模块，显示模块和整点报时模块顶层代码// This is a simple example.// You can
2021-08-01 22:41:26
2542
7
Matlab算法大全.pdf
2019-05-14
空空如也
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