CPU上电时序详细分析

首先是RTC电源,这部分电力是永远不关闭的,除非电池(纽扣电池)没电并且没接任何外部电源(比如电池和电源适配器)。 RTC用以保持机器内部时钟的运转和保证CMOS配置信息在断电的情况下不丢失;其次,在你插上电池或者电源适配器,但还没按power键的时候 (S5),机器内部的开启的电称为ALWAYS电,主要用以保证EC的正常运行;再次,你开机以后,所有的电力都开启,这时候,我们称为MAIN电 (S0),以供整机的运行;在你进待机的时候(S3),机器内部的电成为SUS电,主要是DDR的电力供应,以保证RAM内部的资料不丢失;而休眠(S4)和关机(S5)的电是一样的,都是Always电。其中,上文中括号内的是表示计算机的状态(S0-开机,S3-待机,S4-休眠,S5-关机)。

根据前面的Power Status,我们来分析一下开机的过程。在插上电池或者电源的时候,机器内部的单片机EC 就Reset并开始工作,等待用户按下Power键。在此期间的时序是:ALWAYS电开启以后,EC Reset并开始运行,随后发给南桥一个称为‘RSMRST#’的信号(南桥就收到SUSPWROK信号<南桥复位>,32.768时钟开始 工作,此时处在待机状态)。这时候南桥的部分功能开始初始化并等待开机信号。这里要注意,这时候的南桥并没有打开全部电源,只有很少一部分的功能可用,比 如供检测开机信号的PWRBTN#信号。

在按下Power键的时候,EC检测到一个电平变化(一般时序是:高-低-高),然后发送一个开机信号(PWRBTN#)给南桥,南桥收到PWRBTN#信号后依次拉高SLP_S5#,SLP_S4#,SLP_S3#信号(他们的作用参看上页的图),开启了所有的外围电压,主要是+3V,+5V以及DDR1.8V等,VTT_PWRGD、+1_8VDIMM_PG、+1_5VRUN_PG相与并发送ALLSYSPG信号,这信号表明外围电源正常开启。

ALLSYSPG将作为一个使能信号发送到KBC ,延迟99ms之后,KBC会发出VR_ON到CPU电压芯片来开启VR _CORE(即CPU的核心电压)。至此,整个的电压部分已经全部开启。

IMVP_PWRGD正常发出,再用CHIP_PWRGD这个信号通知南桥VR_CORE成功开启后,南桥会发出PCI RST#信号到PCI总线,于是总线上的设备都被初始化(包括北桥),并同时发出H_PWRGD来通知CPU它的核心电压已经成功开启。然后北桥发H_CPURST#信号给CPU,CPU被RESET,并正式开始工作。

如需要进入待机模式(S3)的时候,系统的ACPI和windows同时运作,拉低SLP_S3#,并保持SLP_S4#和SLP_S5#被拉高,以关闭 了MAIN电,系统则进入待机模式;而在需要进入休眠或者关机模式时,同时拉低SLP_S3#、SLP_S4#和SLP_S5#,关闭除了RTC以外的电 源。当然,在这一系列的过程中,需要操作系统和BIOS的共同协作。

当电压加电稳定后,南桥就会收到一个CHIP_PWRGD的信号,南桥接到这个信号后,发出CPUPWRGD信号给CPU,CPU开始读取BIOS。之后会产生一个初始的PCIRST#信号,送出到复位的门电路,复位门电路收到这个信号后,通过逻辑转 换分为两或三个RST信号,一个是PCIRST1#,另一个是PCIRST2#。PCIRST1#是用来复位板载设备的,如IO,BIOS,网卡,北 桥,1394芯片等。PCIRST2#是用来复位PCI槽上的设备的。另外, D6 m# P s( ]8 L0 J另外另外CPURST#的产生流程。北桥的电压及时钟条件满足后,接到传送来的PCIRST#信号后,便通过内部的一个与门电路转换为CPURST#来 对CPU进行复位。

 

rtc

--

main电:

待机:ddr的电力,,sus电

 

休眠,关机:always电

Core,MEM。IO,SRAM, MVT,PLL等;

 

转载于:https://www.cnblogs.com/Ph-one/p/6391314.html

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### 回答1: 电子科技大学的Verilog CPU是指基于Verilog语言设计的中央处理器(CPU)。 首先,为了更好地理解这个主题,我们需要了解一些基本概念。Verilog是一种硬件描述语言,用于设计数字电路和系统。它被广泛用于集成电路(IC)和系统级设计(如FPGA)。 电子科技大学的Verilog CPU是基于Verilog语言设计的一种中央处理器。中央处理器是计算机的核心部件,负责执行指令、控制数据流和处理算术逻辑操作。通过使用Verilog语言设计CPU,可以实现在硬件级别上进行计算和处理。 Verilog CPU的设计可能包括以下几个方面: 1. 指令集架构(Instruction Set Architecture,ISA):定义了CPU支持的指令集和指令的操作。ISA通常包括数据传输、算术逻辑操作、控制和特殊操作等。在设计Verilog CPU时,需要确定要支持的ISA,并实现各个指令的功能。 2. 控制单元设计:控制单元负责解析和执行指令,决定下一步的操作。它通常包括指令解码、时序控制和状态机等。在Verilog CPU的设计中,需要实现控制单元以支持指令的执行和流水线操作。 3. 数据通路设计:数据通路是指CPU内部的数据传输路径,包括寄存器、ALU(算术逻辑单元)和内存等。在Verilog CPU的设计中,需要考虑数据通路的实现方式,并确保数据的正确传输和处理。 4. 时钟和时序设计:时钟是CPU操作的基准,时序设计涉及到时钟信号的生成和同步。在Verilog CPU的设计中,需要考虑时钟的频率和同步问题,以确保数据的正确性和稳定性。 总之,电子科技大学的Verilog CPU是一种基于Verilog语言设计的中央处理器,用于硬件级别的计算和处理。它涉及到指令集架构、控制单元设计、数据通路设计和时钟/时序设计等方面。通过设计和实现Verilog CPU,可以探索和理解计算机硬件的工作原理和功能。 ### 回答2: 电子科技大学是中国一所著名的工科院校,该校在数字逻辑与集成电路设计领域拥有丰富的研究和教学经验。Verilog是一种硬件描述语言,常用于数字逻辑电路的设计与仿真。 电子科技大学的Verilog CPU项目是该校计算机科学与技术专业的一个重要课题。该项目的目标是基于Verilog语言设计并实现一个可以在FPGA(现场可编程门阵列)上运行的中央处理器(CPU)。 Verilog CPU是一种将计算机硬件逻辑集成在FPGA芯片上的设计。通过Verilog语言的描述与仿真,设计师可以实现各种不同的计算机指令集和架构。这样的设计具有很高的灵活性和可扩展性,可以满足不同的计算需求。 该项目的主要工作包括Verilog语言的学习与掌握,CPU结构的设计与实现,指令集的定义与编码,以及仿真与调试等。学生们需要理解和掌握数字逻辑电路的原理和设计方法,并将其应用于CPU的设计与实现过程中。 Verilog CPU项目对于学生来说具有重要的意义。通过参与该项目,学生可以深入了解计算机硬件的原理和设计思想,锻炼数字电路设计与调试的能力。此外,还可以提高学生的团队合作和沟通能力,培养学生解决复杂问题的能力。 总之,电子科技大学的Verilog CPU项目是一项具有挑战性和意义重大的实践项目。相信通过参与这样的项目,学生们可以在数字逻辑与集成电路设计领域获得宝贵的经验和技能,为未来的学习和研究打下坚实的基础。 ### 回答3: 电子科技大学(UESTC)的Verilog CPU是一种基于可编程逻辑器件(FPGA)的中央处理器。作为一种硬件描述语言,Verilog被用于设计和实现数字逻辑电路和系统。 这个CPU的实现过程包括以下几个关键步骤: 首先,需要使用Verilog语言描述CPU的架构和各个组件的功能、互连关系等。比如,ALU(算术逻辑单元)、控制器、寄存器等。这些组件将相互协作,完成各种操作和指令的执行。 其次,设计者需要编写基于Verilog语言的CPU代码。这包括整个CPU的顶层设计和各个组件的详细实现。在这一过程中,设计者需要仔细考虑每个指令的功能和时序,以确保CPU的正确性和可靠性。 接下来,设计者需要将Verilog代码综合成逻辑网表。这一步骤将把Verilog代码转化为逻辑门和寄存器等组件的实际综合电路。综合工具将根据设计规则和约束,生成使用特定FPGA器件的逻辑电路。 最后,通过将综合生成的逻辑网表下载到目标FPGA芯片中,CPU的硬件设计就完成了。此时,CPU可以在FPGA上运行,并执行输入的指令。 电子科技大学的Verilog CPU项目不仅提供了对数字逻辑和计算机组成原理的深入理解,还培养了学生的工程实践能力和团队协作精神。通过设计和实现自己的CPU,学生可以更好地理解和应用计算机科学的核心概念,为未来的学习和工作奠定坚实基础。

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