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design_logic
20年IC、FPGA设计经验。经历为光通信、交换与防火墙。现兴趣在机器人/工业控制/RISC V/协议分析与加速。
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开源wujian100-win10的linux子系统下安装linux工具
一、说明 wujian100在开源项目上，提供的就是linux的开发流程。我在linux下也按照其流程走了一下，但我的目的是为了获取c代码综合结果，并转成仿真的激励数据文件。 更详细的开发流程，可以参考平头哥社区的博客：https://occ.t-head.cn/community/。 本文介绍的是win10下的linux环境，按照其工具。注意点是：1、c...原创 2020-02-01 22:06:45 · 1242 阅读 · 0 评论 -
开源wujian100-开发板调试
一、说明阿里挺大方的，送了一个开发板（早期申请者可获得），用A7200T的FPGA，很大。可惜板子的接口太少了，回头找找看，有没有扩展卡吧。下载到开发板进行调试，是相对比较简单的工作，按照参考文档做下去就行。坑就一个，驱动的签名不认。依据“XC7A-FPGA开发板用户手册(FMX7AR3B).v1.0.pdf”进行调试。后续简称为“文档”。二、调试理解1、开发板了解从开发板...原创 2020-02-01 21:12:53 · 3391 阅读 · 5 评论 -
开源wujian100-modlesim仿真
1、说明阿里的平头哥在github上开源了riscv项目-wujian100_open。本文是使用windows下的modelsim对该项目进行仿真（原开源项目是使用linux下的开源软件iverilog进行仿真）。由于wujian100没有使用xilinx ip（我看ram'是使用触发器数组写的），所以可能可以不编译xilinx的仿真库。我电脑上xilinx仿真库是编译好且放到了mode...原创 2020-02-01 17:23:38 · 1954 阅读 · 0 评论 -
开源wujian100-vivado综合
1、说明阿里的平头哥在github上开源了riscv项目-wujian100_open。本文是使用vivado对该项目进行综合。本文介绍方法，没有按开源项目的readme所说的synplify综合网表的方式，而是全程采用vavido新建项目进行的综合。主要问题是：1、 头文件属性；2、约束；3、其它小问题。2、过程工具采用win10下的vavido2018.2；代码采用2019...原创 2020-02-01 11:15:33 · 3055 阅读 · 0 评论