dianzhupei3209的博客

转载 Verilog语法

二、电路设计（语法） 1、设计不用的语法 a）initial【设计不用，仿真时用】 b）task/function【设计不用、仿真很少用】 c）for/while/repeat/forever【设计不用、仿真很少用】 d）integer【设计不用】 e）模块内部最好不要有X态、Z态，内部不能有三态接口 f）casex/casez【设计和仿真都不用】 g）force/wai...