- 博客(33)
- 收藏
- 关注
RSS订阅转载 [闲来无事，从头再来][C51篇]导读
目 的： 通过学习C51，熟悉单片机，熟悉C语言，熟悉单片机系统的外部电路。 方 法： 通过看书和使用板子做实验来进行学习 参考资料： 《新概念51单片机C语言教程》--郭天祥 使用板子： Cepark-2.0单片机开发板 使用软件： Keil...
2015-09-24 22:35:00
130
转载 EDK使用实例之LCD1602
目的： 在之前的LED的实例的基础之上使用GPIO点亮LCD1602液晶屏。本文将更多介绍SDK中的操作。 实验环境： 软件：Xilinx ISE Design Suit 13.4 板卡: 红色飓风II-Xilinx RCII-SP3S400 实验内容： ...
2012-06-16 00:10:00
310
转载 Allegro中Thermal relief Pad 和Anti Pad
一直都没有理解Thermal relief Pad 和Anti Pad的关系，现在弄明白了。具体如下：假设现在要做的板子是四层板子，具体分层如下：Begin layer: topInternal1: VCCInternal2: GNDEnd layer: bottom假设有通孔类焊盘，所连接的网络为VCC，如下图所示，顶层为regular pad底层也为regular ...
2012-02-06 15:03:00
324
转载 forever
forever语句的格式：forever <语句>或者forever begin<多条语句>endforever循环语句常用于产生周期性波形，用来作为仿真测试信号。它与always语句不通处在于不能独立写在程序中，必须写在initial块中。转载于:https://www.cnblogs.com/icelyb24/archive...
2011-10-23 10:10:00
359
转载 时序逻辑中阻塞赋值引起的仿真问题
最近写了一个分频的代码，但是在仿真中遇到了一个小问题，具体代码如下：分频代码（该模块功能为将50MHz时钟分频为10Hz）module div_fre(//-------------------------------Port Declaration--------------------------------- ou...
2011-10-23 10:10:00
662
转载 `include在Verilog中的应用
"文件包含"处理`include所谓"文件包含"处理是一个源文件可以将另外一个源文件的全部内容包含进来，即将另外的文件包含到本文件之中。Verilog HDL语言提供了`include命令用来实现"文件包含"的操作。其一般形式为:`include "文件名"图中意思为：在编译的时候，需要对`include命令进行"文件包含"预处理：将File2.v的全部内容复制插入到`...
2011-09-29 18:04:00
2232
转载 Modelsim中观测代码覆盖率
摘要：本文通过简单的实验，介绍了基于modelsim工程代码覆盖率的观测的方法。 众所周知,modelsim是FPGA学习过程中一个必不可少的软件。而作为使用者的我们很可能只会使用其中添加代码进行仿真看波形的功能， 今天我们就通过一个简单的实验来学习在modelsim中观测代码覆盖率的情况。 第一步：打开modelsim，新建实验工程，并添加代码到工程中。 如图，已经添加好了...
2011-09-28 21:05:00
789
转载 一个关于拼接符“{}”的问题
首先附上一段程序，如下： module led_test( output [2:0] o_led_display, input i_sys_clk, input i_sys_reset, input i_key1, input i_key2, input i_key3 ); reg [24:0] cnt_num; re...
2011-09-15 21:23:00
1358
转载 如何提高FPGA工作频率（转载）
转载地址：http://www.med-ele.com/Article_Print.asp?ArticleID=571 网站能复制，在此贴图出来分享。 转载于:https://www.cnblogs.com/icelyb24/archive/2011/09/03/2164631.html...
2011-09-03 10:12:00
717
转载 ise 中添加自己的代码模板
在使用ise的时候不知道大家有没有使用template的习惯，我发现在使用ise中提供的模板并不能完全提供我们所需的模板，有些时候我们更多的是需要使用我们自己的一些模板。在ise的软件中，关于模板的栏目中，有选项。点击右键可以创建模版。但是在使用过程中我发现，这样创建的模板在更换了工程后，之前创建的模版就不能再看到，即这样创建的模版就只能是针对具体的工程的，工程改变的时候...
2011-08-09 16:46:00
655
转载 reg 的声明
大家都知道，在verilog的声明中，对于reg类型的声明一般的格式为reg [with-1:0] <name>;今天在看了fpga4fun网页上的一个小程序的时候，产生了困惑，因为在仿真的时候发现没有输出。其原因就在于reg的声明。代码如下所示：module LEDglow(clk, LED);input clk;output LED;...
2011-08-08 20:49:00
1170
转载 DCM布局位置的设定
通常情况下，在FPGA芯片中可能有多个DCM，软件进行设计布局的时候会使用默认的DCM。但有时我们可能需要选择的不是默认的DCM，这样的话我们就需要在UCF文件中进行DCM的布局的约束设置。在此，主要讲两种约束方法。第一种：使用LOC进行约束。LOC是综合与布局的一个最基本的约束，可以指定实际元件在FPGA中的布局位置，LOC可以指定一个具体的位置，也可以指定一个位置区域，这中约...
2011-07-18 15:11:00
260
转载 FPGA中双向端口的设计原理及仿真
在FPGA中，双向端口一般是通过对三态们控制来实现的。硬件结构如下图所示：当Z=0时，上面的管子开通，此时数据可以从上面的管子输出，这是双向端口就作为输出口；当Z=1时，上面管子被置为高阻态，数据不能从上面的管子输出，此时数据只可以从下面的管子由外向内输入，这是的双向端口是输入口。双向端口示意图如下所示：输入口din定义：input [7:0] din;当双向端口di...
2011-06-21 18:16:00
855
转载 异步采样模块（笔记）
异步采样模块在实际中，外部输入的异步信号需要经过系统时钟的同步化，且将输入的异步信号整形成一个时钟的脉冲信号，如下图所示在此使用Verilog将外部异步信号进行同步整形：module clk_syn(clk,reset,s_in,s_out );// --------------Port Declaration----...
2011-06-16 15:10:00
678
转载 Task 和 Function
task 和 functiontask和function说明语句分别用来定义任务和函数。--特点1、利用任务和函数可以把一个很大的程序模块分解成许多小的任务和函数便于理解和调用。2、输入、输出和总线信号的值可以传入、传出任务和函数。3、任务和函数往往还是打的程序模块中在不同地点多次用到的相同的程序段。4、学会使用task和function语句可以简化程序的结构，使程序明白易懂，是编写较大...
2011-05-04 13:32:00
206
转载 modelsim 仿真没有波形<转载>
modelsim 仿真没有波形 现象：仿真时没有“object”，没有波形。 a).原因：软件本身的优化问题，解决方法：在安装目录下C:\Modeltech_6.2b目录下找到modelsim.ini文件，将其属性改为可写即将原来选中的“可读”去掉。打开该文件将里面的VoptFlow = 1改为VoptFlow = 0。值得一提的是，如果在修改modelsim.ini之前建立的pro...
2011-04-27 20:36:00
3140
转载 EDK实用实例之LED
EDK实用实例之LED目的：初学EDK，发现对于高版本的ISE软件，几乎没有比较好的中文教程，对于使用EDK来创建工程和试验整个流程有很大的难度，特此写下我自己的实验流程，以供像我一样想学习EDK的更多的朋友能更好的入门。实验环境：软件：Xilinx ISE Design Suite 12.4板卡：Xilinx SP601开发板实验内容：使用Xilinx...
2011-03-25 23:45:00
253
转载 Notepad++的字体设置加Consolas和微软雅黑混合字体<转载>
如图1 图1 选择“字体格式”。注意红框内的设置。 其中一定要勾选“使用全局字体” 、 “使用全局字体大小”。 如图2 图2 建议大家使用Consolas和微软雅黑混合字体。consolas是公认的很好用的编程字体。 微软雅黑大家都耳熟能详了。 转载地址：http://www.iamle.com/archives/461.html 注意：文章中没有对YaHei.C...
2010-11-27 00:20:00
172
转载 分频电路设计（笔记）
通常情况下，时钟的分频在FPGA设计中占有重要的地位，在此就简单列出分频电路设计的思考思路。偶数分频电路： 如果要进行N倍偶数分频，可有待分频的时钟触发计数器，当计数器从0计到N/2-1时，输出时钟进行翻倍，并给计数器一个复位信号，使得下一个时钟从零开始技术，以此循环下去。奇数分频电路： 奇数分频电路常用的是错位“异或”法的原理。如进行三分频，通过待分频时钟的上升...
2010-10-14 21:23:00
1059
转载 关于nod32的2010年10月6日的更新对c:\windows\system32\imm32.dll文件为win32/kheagol的错报...
昨天回家开了电脑后杀毒软件就一直在报 c:\windows\system32\imm32.dll文件为win32/kheagol 这样的错误，并且显示的是无法删除，我还以为真的中了木马，所以就按照提示的路径去删除imm32.dll这个文件，删除不了，后来直接用360粉碎机粉碎了，可是粉碎后就出了问题，输入法的切换直接出了问题。后来查了一下才知道这个文件跟输入法有...
2010-10-07 11:56:00
103
转载 常见的PCB工具软件介绍【转载】
早期的EDA企业有1000多家，后来发展到10家左右，其中Cadence，Mentor，Zuken主要是高端产品，他们的软件要求在工作站上运行，操作系统都是UNIX，而且价格昂贵。因为80年代就有EDA软件了，那个时候只有UNIX支持图形界面，并且工作站的性能要比PC机高出很多，所以一直延续至今，现在的大公司还是用工作站。而Protel，PowerPCB主要面向低端用户，对计算机的配置要...
2010-09-13 15:33:00
324
转载 找回quartus中pin planner中分配引脚的对话框 (转载)
今天在使用quartus的时候分配引脚的时候一不小心把 pin planner 中的那 location 、I/O bank等等选项全都“弄丢”了，后来在网上找到了解决方法，在此分享一下：找回quartus中pin planner中分配引脚的对话框 一次偶然的经历把quartus中pin planner中分配引脚的对话框整没啦，在实验室的帮助下，费...
2009-11-10 12:11:00
2594
转载 时间尺度`timescale
`timescale命令用来说明跟在该命令后面的模块的时间单位和时间精度.使用`timescale命令可以在同一个设计里包含采用了不同的时间单位的模块.例如:一个设计中包含了两个模块,其中一个模块的时间延迟单位为纳秒(ns),另一个模块的时间延迟单位为皮秒(ps).EDA工具仍然可以对这个设计进行仿真测试.`timescale命令格式 ` tim...
2009-10-22 16:52:00
777
转载 nios中的头文件上的#include<>和#include""的区别
一直都在看nios环境下的程序，经常看到头文件中有的用#include<>但是有的却用#include""，如下：#include <stdio.h>//#include <stddef.h>#include <string.h>#include "adc_uart.h"//包含路径为当钱路径#in...
2009-10-22 12:26:00
204
转载 条件编译命令 `ifdef、`else、`endif 的用法
昨天晚上看了一段代码，其中出现了`ifdef、`else、`endif，一时想不起来这几个关键字的用法的含义，所以今天来实验室就先查了一下，具体用法如下：一般情况下，Verilog HDL源程序中所有的行都参加编译。但是有时候希望对其中的一部份内容只有在条件满足的时候才进行编译，也就是对一部分内容指定编译的条件，这就是“条件编译”。有时，希望当满足条件时对一组语句进行编译，当条件不满足时...
2009-10-06 11:19:00
2406
转载 时间单位之间的转换
-一直以来对于时间单位的转换都没有细细的总结过,但是这些不太注意的时间单位却又是那么容易的弄错了.设计中这点小小的错误,将会导致严重的问题,在此把常用的时间单位做一下总结:时间单位: 秒(s), 毫秒(ms), 微妙(um), 纳秒(nm), 皮秒(pm),...
2009-10-06 09:55:00
543
转载 nios中优化代码和减少程序占用内存空间的设置方法
-今天在看了一个关于sopc和nios的实例的文档，其中讲述到了nios中的一些设置，用来优化代码和减少程序占用内存空间，在此总结出来供大家学习讨论：nios版本：Nios II 9.0 IDE1建立工程 运行Nios II 9.0 IDE，选择File -> New -> Project,开启New Project 对话框，如图一所示：选择Nios II...
2009-10-05 10:15:00
644
转载 Quartus中仿真时出现no simulation input file assignment specify 解决方法 (转载)
今天使用quartusII做了一下功能仿真，但是文件出现了问题 Error: Run Generate Functional Simulation Netlist (。。。) to generate functional simulation netlist for top level entity bmg_control before running the Simulator (...
2009-09-22 17:28:00
2066
转载 SRAM,DRAM,SDRAM关系的区别(转载)
SRAM是英文Static RAM的缩写，它是一种具有静志存取功能的内存，不需要刷新电路即能保存它内部存储的数据。不像DRAM内存那样需要刷新电路，每隔一段时间，固定要对DRAM刷新充电一次，否则内部的数据即会消失，因此SRAM具有较高的性能，但是SRAM也有它的缺点，即它的集成度较，相同容量的DRAM内存可以设计为较小的体积，但是SRAM却需要很大的体积，所以在主板上SRAM存储器...
2009-09-20 19:12:00
69
转载 Quartus中的打印设置
昨天在使用quartus的时候无意中不知道修改了哪个设置，只要一打开.bdf文件，页面中就会弹出 “在您可以执行与打印机有关的任务（例如页面设置或打印一个文档）之前，您必须已经安装打印机。您想现在安装打印机吗？”的对话框，让我实在郁闷（我的电脑在实验室，没有配置打印机）。 对于这个问题，我都产生了重新安装quartus的冲动，但是思量再三，还是先找找看有没有人和我有同样的遭遇...
2009-09-18 09:29:00
561
转载 Modelsim 6.x中Signal看不到信号的解决办法(转载)
转载内容:你是否正在为modelsim根本无视你认真写出的完全符合规定的驱动变量而苦恼？因为这些testbench以前都运行的好好的。原来这都不是你的错，而是Modelsim 6.4里修改了参数设置造成的（这帮吃饱了饭撑得家伙）。网上能搜到的一般是修改安装目录下Modelsim.ini，将voptflow的值从1改成0，这是用来关闭自动优化的。无数人跟在帖子后面声泪俱下的...
2009-09-18 09:11:00
827
转载 一个简单的并串转换程序设计（verilog）
今天群里有个朋友问到一个并串转换的程序，我思考了一下就自己按照自己的思路写了一个设计，在modelsim 5.8se 中进行了仿真，具体的代码如下：激励如下：仿真波形如下：还存在问题，需要改进，改进的地方：需要设计一个控制，判断一次的16位转换是否完成，如果完成，将下一个转换数据进行转换，如果没有完成，可将下一个输入数据进行存储，当当前转换完成后再进行转换。 转载于:ht...
2009-09-18 08:42:00
872
转载 博客搬家~~~~~
之前在chinaunix上写博客,但是发现那个网站上面的关于fpga的博客圈和文章不多,所以博客搬家了希望这里能给我想要找的,我也能给这个社区贡献我的力量~~~~~~~~~ 转载于:https://www.cnblogs.com/icelyb24/archive/2009/09/07/1562094.html...
2009-09-07 20:11:00
112
空空如也
空空如也
TA创建的收藏夹 TA关注的收藏夹
TA关注的人