沦落天堂

前言在经典的硬件设计中，众多设备可以用分时复用的方案共享同一组数据总线，这大大简化了设备间的通信接口设计，同时还能很容易的实现设备间一对多或者多对一的通信。在FPGA的HDL程序设计中，有时我们也希望能够应用数据总线方案以降低设计难度并充分利用这一方案的便利性。 在应用Verilog或者SystemVerilog编程时，映射于FPGA外部管脚的接口连线可以通过/CS、/RE、/WE等信号配

在modelsim中添加altera仿真库 转载▼    我们要建四种库：（1）lpm，调用了lpm 元件的设计仿真时需要；（2）altera_mf，调用了Altera 的MegaFunction 的设计的仿真时需要；（ 3 ）altera_primitive,调用了Altera 的原语（primitive）的设计的仿真时需要；（4）元件

思路：计算一个完整的采样及转化周期，fsample=3MHZ大约是333ns，选取的基础时钟tick为5nsnCS拉低之后需要延时5ns，tsclk的最短时间是1/48MHZ大约为20.8ns ，为了方便计算选取30ns为其周期时间，之后拉高基本上也是5ns考虑到计算方便把fsample=2MHZ-----500ns      一个周期时间分布：50ns+30ns*13+60ns=500n