FPGA开发
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缘来是你远去是我
为天地立心,为生民立命,为往圣继绝学,为万世开太平;高山仰止,景行行止,虽或不能至,然心向往之!
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FPGA工程师面试——时序约束
同步电路的速度是指同步系统时钟的速度,同步时钟愈快,电路处理数据的时间间隔越短,电路在单位时间内处理的数据量就愈大。假设数据已被时钟打入D触发器,那么数据到达第一个触发器的Q输出端需要的延时时间是Tco,经过组合逻辑的延时时间为Tdelay,然后到达第二个触发器的D端,要希望时钟能在第二个触发器再次被稳定地打入触发器,则时钟的延迟必须大于Tco+Tdelay+Tsetup,也就是说最小的时钟周期Tmin =Tco+Tdelay+Tsetup,即最快的时钟频率Fmax =1/Tmin。Tpd为时钟的延时。原创 2023-03-09 23:11:08 · 1758 阅读 · 1 评论 -
FPGA工程师面试——基础知识
FPGA基础知识原创 2023-03-09 22:18:39 · 1910 阅读 · 0 评论