VHDL语言简单的教程 2012_7_29

VHDL——（Very high speed intergated circuit- Hardware Description Language）最初诞生于由美
国国防部所支持的研究计划，目的是为了把电子电路的设计意义以文字或文件的方式保存下来。现已成为
国际标准硬件描述语言。93年为IEEEll64标准，96年后改为IEEEl076．3标准，现为IEEE 1364-1995 标准。
ABEL-HDL——美国DATA I/O公司开发的逻辑设计语言，能支持布尔代数、算法状态机（流程图结构）和真值表；
Verilog-HDL——原是美国Gateway Design Automation公司于20世纪80年代开发的逻辑模拟器Verilog-XL所使用的硬件描述语言。
    一般来说， ABEL-HDL适合于简单数字系统设计， Verilog-HDL比较适合于系统级(System)、算法级
(Algorithem)、寄存器传输级(RTL)、门级(Date)和开关级(Switch)的设计。而对于特别复杂(几百万门级以
上)的系统级设计，则采用VHDL更合适。

与其他的硬件描述语言相比，VHDL具有更强的行为描述能力；
VHDL丰富的仿真语句和库函数，使得在设计的早期就能查验设计系统的功能可行性，借助于相关仿真器随时
可对设计进行仿真模拟；
对于用VHDL完成的一个确定的设计，一般都可进行逻辑综合和优化，并自动的把VHDL描述设计转变成门级
网表；
VHDL语言支持电路描述由高层向低层的综合变换，便于文档管理，且易于理解和设计的再利用；
VHDL对设计的描述具有相对独立性，设计者可以不懂硬件的结构，来实现最终的目标器件设计。

综合实际上就是一个从高层次到低层次、从行为域到结构域的设计转换的编译过程，其中还包括必要的优化。
一般而VHDL完成的一个确定的设计，都具有进行逻辑综合特性。