qq_42959171的博客

原创 FreeRTOS

FreeRTOS操作系统归根到底是一个软件层面的东西，那FreeRTOS是如何跟硬件联系在一起的呢？FreeRTOS中的一个时间片就等于。（滴答定时器）中断周期（1ms）;移植准备：FreeRTOS源码。文件里面的东西就是连接桥梁。针对优先级相同的任务；针对优先级不同的任务。

原创 vivado + modelsim 仿真：Post-Synthesis Timing Simulation

"Error (suppressible): (vsim-SDF-3262) tb_synth.sdf(367875): Failed to find matching specify timing constraint." 对于该错误，可尝试本文方法。

原创 win获取当前文件夹下所有文件的文件名

【代码】win获取当前文件夹下所有文件的文件名。

原创 双级权电阻网络DAC，计算推导

双级权电阻网络计算推导DAC

原创 datamover笔记

xilinx datamovre

原创 matlab读取16进制文件；生成mif文件；

打开16进制文件。% 将16进制字符串转换为十进制数组。

原创 制作从Qspi Flash启动的Linux系统

该值为：boot分区大小(0xA00000) + u-boot环境变量分区的大小(0x10000) + 内核分区的大小(0x1500000);QSPI_KERNEL_OFFSET = “0xA10000” (内核前两个分区大小的和：boot分区 + u-boot环境变量分区)QSPI_FIT_IMAGE_SIZE = “0x1500000”(petalinux-config中配置的kernel分区的大小)分区的大小只要大于实际存放在这些分区中文件的大小即可；注意：这里后面的数字是指分配的大小。

原创 Xilinx XAPP585、XAPP1315相关

2、通过将经IDELYA的数据输入到iSerdes进行解串后的数据，进行相应的延迟操作，进而得到延迟后的数据；3、得到的延迟数据，将在后续经过gearbox_4_to_7进行4bit到7bit的转换操作；第一个状态机：这里主要是在对时钟线延迟的基础上，通过BITSLIP操作，做时钟的对齐；第二个状态机：这里对c_delay_in所做的操作，主要是对时钟线的延迟进行控制；1、通过输入的延迟参数计算出，Data BUS上IDELAY模块所需要的延迟值；

原创 MMCM CLKFBOUT 的输出问题

参考 ug472手册可知，CLKFBOUT 要与相频检测器（PFD）的频率一致；

原创 Petalinux 使用相关问题

【代码】Petalinux 交叉编译环境。

原创 MIPI相关

在D-PHY中，只有数据Data0 lane 是双向的（只有LP模式支持），时钟和其他数据都是单向的；HS 高速模式（差分信号）：用于高速数据传输，速率每个lane为 80Mbps - 100Mbps;LP 低功耗模式（单端信号）：用于控制，速率最大10Mbps;是单端的，不是差分的；FPGA中可通过不同的引脚输出LP和HS信号；

原创 Xilinx FPGA的MultiBoot

若MultiBoot Image启动失败，则运行Golden Image；注：这里用的是16MByte的Flash。MultiBoot Image起始地址为。

原创 Xilinx DDR3仿真 DBG

DDR3仿真报错 # ** Error (suppressible): (vsim-8630) Infinity results from division operation.

原创 时序裕量计算

建立时间的检查要保证的是实际数据到达时间(Arrival Time)必须早于规定时间（Required Time）,而保持时间检查要保证的是实际数据到达时间(Arrival Time)不能早于规定的时间（Required Time）。

原创 FPGA 相关工具资料

FPGA 相关工具资料。

原创 Xilinx FPGA Configuration 技术小结

https://xilinx.eetrend.com/blog/2020/100047429.html

原创 matlab三维绘图——三组向量

若 x,y,z 三组数据没有一个明显的关系式，比如是三维的矩阵或者是三个向量。这三组数据一一对应，我是做实验提取出来的数据，就可以用这个画图。

原创 NMOS 与 PMOS

NMOS&PMOS

原创 小数的二进制表示

将小数部分乘以2，取出结果整数部分作为二进制表示的第1位（从左向右）；再将结果的小数部分乘以2，将结果整数部分作为二进制表示的第2位；以此类推，直到小数部分为0。特殊情况： 小数部分出现循环，则用有限的二进制位无法完全表示一个小数，这也是在编程语言中表示小数会出现误差的原因。转化为二进制，将结果保留10bit。从小数点右侧开始算起；

原创 Xilinx时钟的动态配置（DRP 接口）

参考设计使用处理MMCM地址的状态机驱动DRP端口，读取前面的值，屏蔽需要更改的位，设置新值，最后将该值写入MMCM DRP端口。

原创 FPGA的快速启动

https://xilinx.eetrend.com/d6-xilinx/article/2013-08/4506.html

原创 VHDL中的类型限制

一些数据，无法从本身断定其类型，如“01010101”，VHDL编译器无法知道它是什么数据类型；这时需要进行数据类型的限定。这样编译器就知道“01010101”是 std_logic_vector 类型了。类型名 ' （数据）

原创 VHDL中bit的翻转

【代码】VHDL中bit的翻转。

原创 excel 使用if选取对应列中的数据

转载 【无标题】

彩色图片转灰度图有一个著名的公式 Gray=0.299∗R+0.587∗G+0.114∗BGray = 0.299 * R + 0.587 * G + 0.114 * B Gray = 0.299 * R + 0.587 * G + 0.114 * B ，就可以通过传入RGB三通道的值来计算出相对应的灰度值。需要注意的是在FPGA里面无法直接处理小数，所以我们需要将小数定点化。链接：https://zhuanlan.zhihu.com/p/421552912。##二、FPGA代码。

原创 Verilog中四种循环语句

Verilog中提供了四种循环语句，可用于控制语句的执行次数，分别为：for，while，repeat，forever。其中，for，while，repeat是可综合的，但循环的次数需要在编译之前就确定，动态改变循环次数的语句是不可综合的。forever语句是不可综合的，主要用于产生各种仿真激励。

原创 ZYNQ知识

XCZ7020 PS端的IIC控制器不具备filter功能。SDA或SCL上有毛刺，将会引起信号线误触发，需要滤除这些毛刺。

原创 TCL 基础

TCL 教程

转载 Verilog近似除法运算

0.33333336 * 2 = 0.66666672 取整数部分 0 （等号左边舍弃整数部分再乘以2）% 0.33333344 * 2 = 0.66666688 取整数部分 0 （等号左边舍弃整数部分再乘以2）% 任何小数都可以变成 1/2, 1/4, 1/8, 1/16 …. 无限逼近的形式.% 从左到右，第一个对应1/2，第二位对应1/4，第三位对应1/8。% 0.66666668 * 2 = 1.33333336 取整数部分 1。% 可以无限循环，但是如果A的位数为8，那么循环7次就可以了。

原创 VSCode高亮字符全部选中

VSCode

原创 Excel十六进制文本转十进制

16进制文本转10进制

原创 ZYNQ PS侧 AXI接口的WSTRB信号的疑问

PS侧 AXI接口的WSTRB信号的疑问

原创 ZYNQ的EMIO中断问题

关于PS 端 EMIO中断的问题

原创 【无标题】

MMCM and PLL Configuration Bit Groups

原创 C语言中的变量、指针

C语言中的变量

原创 GENERATE语句

VHDL数字电路设计教程

原创 VHDL数字电路设计教程

VHDL数字电路设计教程

原创 HDL学习札记

HDL学习札记

原创 Verilog、FPGA

FPGA 中的比较器

原创 Bayer 转 RGB （3x3矩阵插值）

Bayer 转 RGB （3x3矩阵插值）