本文详细介绍了如何构建RISC-V处理器的数据路径，从简单的ADD指令开始，逐步涵盖SUB、I型指令（如addi）、Load/Store指令，再到分支和跳跃指令（JALR、JAL）。通过五个执行阶段（IF、ID、EX、MEM、WB）阐述了通用数据路径的设计，强调了数据路径中多路复用器和控制逻辑的作用。
一，介绍
在接下来的几节课中，我们将描述如何构建处理器。
处理器由两部分组成：
- 实现计算的DataPath
- 查看指令并告诉数据路径要做什么的Control Logic
DataPath 就像人的四肢，Control Logic 就像人的大脑一样，操控四肢，从而实现创造。
现在，让我们从了解DataPath 开始吧！
首先，我们需要回顾之前学习的指令。我们知道，四肢之所以人够运动，是因为大脑在发出命令，从而实现的。同理， DataPath, 在此我们把命令看成由数字组成的指令。
以下就是我们之前学习的所有指令的格式：
One-Instruction-Per-Cycle RISC-V Machine
在时钟的每个滴答声中，处理器执行一条指令
- 当前状态输出驱动组合逻辑的输入， 其输出稳定在值下一个时钟之前的状态边缘
- 在时钟的上升沿，所有的状态元素更新为组合逻辑输出，执行移至下一个 时钟周期
- 独立的指令/数据存储器： 为简化起见，内存是 异步读取（无时钟）， 但同步写入（有时钟）
状态元素就是0/1，随着Clock发生变化。（包含延迟）
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