学习 altera FPGA调用FIFO ip核出现的问题
最近在学习FPGA,在准备毕业设计的摄像头的使用的时候,由于没有FIFO,要调用IP核,但是在写程序时,出现的一些问题。按照官方的文档,在采用异步时钟FIFO时,在写入端,当写入请求(Wr_req)为高,且写入数据到来时候,我原来以为会下个时钟把数据存进去,但是从仿真结果来看,是立刻就送进去的,如下图是写入的时候,写入的是1: 在读取端口:由于存在延时,所以我
原创
2017-03-29 10:11:55 ·
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