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enjoymylinux
目前正在上学,爱好硬件设计~~
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Verilog的基本语法
模块是设计的基本单元,在Verilog中包括行为建模(用于综合和仿真)和结构建模(用于综合) 在Verilog中,begin和end充当了C语言中大括号的角色,在这两个关键词之间是程序的内容部分; 模块基本结构:module module_name(Portlist);//注意此处有分号 endm原创 2010-04-05 22:24:00 · 1797 阅读 · 0 评论 -
Modelsim+Debussy联合使用
在EETOP网友聚会上,看到一位前辈使用Debussy,当时还不知道是什么软件,就把名字给记录下来了。回来后网上搜了搜,才知道这是一个HDL查看软件。调查发现,网友反映的很对,我也是遇到过这种情况,就是每次修改代码之后或者想要添加一些输出信号的时候都要重新编译和仿真一下,而且如果工程很大的话,仿真时间会很长。然而Debussy这款软件把这个问题解决了,网上对于Modelsim+Debussy联合仿原创 2013-04-26 18:40:37 · 1439 阅读 · 0 评论 -
TimeQuest定时分析的基本概念
TimeQuest定时分析的基本概念全面的静态定时分析包括寄存器到寄存器、I/O、异步复位路径的分析,TimeQuest定时分析工具使用数据要求时间(data required time)、数据到达时间(data arrival time)、时钟到达时间(clock arrival time)来验证电路性能和检测可能的违例。TimeQuest分析工具确定满足设计正常工作所必须的定时关系转载 2013-05-02 23:09:19 · 916 阅读 · 0 评论