fpga
翊沐
拆分这两个过程是最简单的,因为构建一个静态的版本仅需要大量的输入,而不需要
思考;但是添加交互功能却需要大量的思考和少量的输入。
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VGA时序及其原理
显示器扫描方式分为逐行扫描和隔行扫描:逐行扫描是扫描从屏幕左上角一点开始,从左像右逐点扫描,每扫描完一行,电子束回到屏幕的左边下一行的起始位置,在这期间,CRT对电子束进行消隐,每行结束时,用行同步信号进行同步;当扫描完所有的行,形成一帧,用场同步信号进行场同步,并使扫描回到屏幕左上方,同时进行场消隐,开始下一帧。隔行扫描是指电子束扫描时每隔一行扫一线,完成一屏后在返回来扫描剩下的线,隔行扫描的显转载 2015-07-05 09:40:21 · 10299 阅读 · 0 评论 -
fpga 定点小数计算
所谓定点小数,就是小数点的位置是固定的。我们是要用整数来表示定点小数,由于小数点的位置是固定的,所以就没有必要储存它(如果储存了小数点的位置,那就是浮点数了)。既然没有储存小数点的位置,那么计算机当然就不知道小数点的位置,所以这个小数点的位置是我们写程序的人自己需要牢记的。 先以10进制为例。如果我们能够计算12+34=46的话,当然也就能够计算1.2+3.4 或者 0.12转载 2015-07-05 09:36:11 · 2919 阅读 · 0 评论 -
单片机消抖程序,也可用于verilog,关键是里面的思想。
通常按键所用的开关都是机械弹性开关,当机械触点断开、闭合时,由于机械触点的弹性作用,一个按键开关在闭合时不会马上就稳定的接通,在断开时也不会一下子彻底断开,而是在闭合和断开的瞬间伴随了一连串的抖动,如下图 所示。按键稳定闭合时间长短是由操作人员决定的,通常都会在 100ms 以上,刻意快速按的话能达到 40-50ms 左右,很难再低了。抖动时间是由按键的机械特性决定的,一般都会在 10转载 2015-07-05 09:44:56 · 1132 阅读 · 0 评论 -
FPGA中对FIFO深度的计算
写时钟周期w_clk, 读时钟周期r_clk, 写时钟周期里,每B个时钟周期会有A个数据写入FIFO 读时钟周期里,每Y个时钟周期会有X个数据读出FIFO 则,FIFO的最小深度是? 首先,这道题不一定有解 有解的必要条件是在一定时间内(足够长),写入的数据数量一定要等于读出的数据数量 因此有:A/B * w_clk = X/Y * r_clk 其次,算出写数据的最转载 2015-07-05 09:51:22 · 3777 阅读 · 0 评论 -
FPGA中modelsim对IP的仿真
方法一:在仿真的文件中加入altrea_mf.v的文件(verilog语言来说,现在基本上设计语言都是verilog),就可以直接仿真在Altera FPGA中定制IP核的工程。方法二:1.设置仿真库路径 打开ModelSim安装目录,新建文件夹altera(其他名字也行,自己记住就行了),我们就在该目录下存放预编译的各种Altera库。 启动Model转载 2015-07-05 09:53:39 · 2923 阅读 · 0 评论