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RSS订阅原创 应届生找硬件工作，优先选择什么公司
但方案公司的问题也很突出：项目周期短，很多时候是在赶交期，设计上能简化的就简化，该做的验证做不到位就先交付了。如果你还在纠结职业方向，可以私信我聊聊，凡亿教育有从零基础到高级实战的完整课程体系，也有行业前辈的就业指导，帮你少走弯路，找准适合自己的路。创业公司没有成熟的流程和有经验的同事帮你把关，你踩的每一个坑都得自己买单，而硬件踩坑的代价是很高的——一次打板就是几千块，更别说耽误的上市周期。对应届生来说，方案公司最大的好处是项目密度高，一两年下来可能已经做了十几个项目，见识过的产品类型远超同期的同行。
2026-05-29 14:36:36
251
原创 同样做硬件调试，为什么有人半天搞定有人卡一周？
画原理图画得好看的人不少，PCB布线布得漂亮的人也多，但真正能在板子出了问题之后快速定位、高效解决的工程师，市场上一直很稀缺。这些记录不光是为了写报告，更重要的价值是当你回头复盘的时候，能清楚地看到自己的排查路径，发现走了哪些弯路，下次遇到类似问题就能避开。实验室里经常能看到这样的画面：同一批板子出了同样的问题，老工程师半天就定位到故障点改好了，旁边的新人折腾了一个礼拜还在那儿换电容换电阻碰运气。特别是第三点，很多调试只验证了常温常压的工况，到了高低温或满载条件下问题又复现了，等于白调。
2026-05-29 14:35:35
189
原创 硬件工程师别只懂技术，职场思维同样重要
我见过太多案例：设计的时候只追求性能最优，选的电源芯片是进口大牌的，电容全用MLCC，接插件选的是高端品牌。最近跟几个做了七八年硬件的朋友聊天，发现一个挺普遍的现象——技术能力都不差，原理图画得溜，EMC整改有套路，可偏偏在职场上总是吃亏。领导关心的是成本和周期，产品经理关心的是功能和体验，采购关心的是交期和价格，生产关心的是良率和工艺难度。好项目不会自动落到你头上。举个实际例子，跟结构工程师沟通的时候，别说PCB走线间距不够，直接说这个位置需要再留2mm的空间，否则信号会有干扰风险，板子可能要重新打。
2026-05-28 14:59:43
321
原创 大面积铺铜 EMC利弊，合理使用规避隐患
地平面铺铜后，地回路阻抗大幅降低，高速信号的回流路径完整，差模噪声和共模噪声都能得到抑制。铺铜如果没有和地平面良好连接，浮空在那里，通过寄生电容耦合板子上的噪声，形成共模电压，驱动共模电流流向大地或机壳，形成共模辐射。完整的地平面铺铜为信号线提供稳定参考，阻抗连续性好，反射减小，信号质量提升，对EMC也有正面影响。如果确实要分割，比如隔离模拟地和数字地，分割线尽量短，分割后的铺铜块避免长条形结构，缝隙远离信号线。长条形铺铜是寄生天线高危结构，建议分割成块并用多地孔连接，或者直接用网格铺铜替代实心铺铜。
2026-05-27 18:13:06
311
原创 共模干扰和差模干扰，硬件EMC整改的核心根基
有意思的是，如果你把共模干扰误判成差模干扰，加X电容去滤，X电容对共模电流根本不起作用，还增加了成本和漏电流风险。频谱仪上一大堆超标的点，传导不过、辐射不过，拿着报告回去对着板子一通改，加电容、贴磁珠、换地线，改完再测，有时候好了，有时候反而更差。说得直白一点，就是干扰电流的方向和正常工作电流的方向一致——信号线上往负载走，回流线上回源头来，两条线上的电流方向相反。正常工作的时候，差模电流是有用的，而共模电流纯粹是多余的、有害的。说白了，就是电路正常工作时产生的那些不想要的频率成分，叠加在了信号回路里。
2026-05-27 10:51:39
316
原创 硬件行业赛道这么多，新手该怎么选不踩坑
它不像PCB设计有清晰的工具和流程可以跟着练，EMC靠的是大量实测经验、对标准条款的深入理解、以及对干扰路径的直觉判断。FPGA是硬件行业里薪资天花板最高的方向之一，应届生起薪就能到18K以上，5年经验破40K的比比皆是。比如初级PCB设计，入门薪资可能跟硬件开发差不多，但如果一直停留在画双层板的水平，3年后的薪资可能已经被做高速PCB的同事甩开一大截。后台经常收到类似的问题：我想入行硬件，但不知道该学PCB设计、电源开发还是EMC整改，每条赛道看着都有机会，选错了怕浪费时间，选对了又怕坚持不下去。
2026-05-26 16:22:41
336
原创 新手画PCB最容易犯的十大低级错误
一组差分对或者一组总线之间如果长度差距过大，信号到达接收端的时间就不一样，时序裕量被吃掉，轻则误码率升高，重则直接通信失败。但新手布线的时候往往不太在意，信号线随便穿，过孔随便打，把一个完整的地层切成了好几块孤岛。BGA扇出的时候把过孔直接打在焊盘上，这种操作在密度很高的板上确实偶尔会出现，但新手往往是图省事才这么干。很多人从原理图导入到出Gerber，整个流程跑通了就觉得自己会画板子，结果板子打回来不是这里啸叫就是那里干扰，严重的一上电直接烧器件。DRC是帮你兜底的，你连底线都没设，出问题是迟早的事。
2026-05-26 16:21:27
321
原创 EMC测试不通过？先分清是传导问题还是辐射问题
第一，传导超标的整改措施相对确定，电源滤波、地线优化，套路比较成熟，见效快。第二，很多传导噪声也会通过线缆辐射出去，把传导问题解决了，辐射超标可能也跟着降下来。差模噪声是线与线之间的噪声，用X电容滤。如果拔掉某根线缆后辐射明显下降，说明这根线缆就是辐射天线，噪声是通过这根线缆辐射出去的。想系统掌握EMC整改的思路和方法，可以私信了解凡亿教育的EMC设计与整改特训班，从测试标准到实战整改都有完整体系，少走弯路。PCB上的走线、元器件、线缆都相当于天线，噪声以电磁波的形式辐射到空间中，被接收天线捕捉到。
2026-05-25 15:26:09
329
原创 磁珠和电感别混用，滤波场景完全不一样
如果你的噪声频率在200MHz-300MHz，而这个磁珠的阻抗峰值在100MHz附近，到了200MHz阻抗反而下降了，那就没效果。做硬件的人都知道，磁珠和电感长得很像，封装一样，符号有时候也差不多，甚至BOM表上都有人直接互换。更关键的是，磁珠的阻抗特性不适合和电容组成有效的LC谐振滤波，因为磁珠的高频阻抗以电阻为主，无法形成有效的谐振回路。而且电源线上的电流通常比较大，电感的直流电阻低，压降小，功耗也小。电感的高阻抗来自感抗，能量是存着的，会在电路里振荡、反射，可能引起振铃。，而不是电感分量（X分量）。
2026-05-25 15:25:18
359
原创 滤波电容随便乱摆，再好电路也不稳定
其实不同容值的电容有不同的最佳作用频率，小电容负责高频，大电容负责低频。芯片闹情绪是必然的。板子边缘确实可以放置一些 bulk 电容用于低频储能，但如果整个电源网络的去耦电容都堆在边缘，靠近芯片的区域空空如也，那高频噪声只能翻山越岭去找电容，路途遥远，衰减有限。按我的经验，一个距离引脚3毫米内的0.1微法电容，和一个距离15毫米远的同规格电容，在1G频率下的阻抗可能相差5到10倍。这种布局的优势在于可以利用芯片正下方的区域，电容到引脚的走线可以做到非常短，尤其是配合盲孔使用时，回路面积能得到很好的控制。
2026-05-23 17:59:22
351
原创 硬件行业薪资差距，核心不在于工龄长短
普通消费电子的硬件工程师，工作三到五年，薪资可能就到天花板了，因为这类岗位供过于求，技术门槛相对较低。但同样是工作三到五年，做高速PCB设计的、搞射频的、做EMC整改的，薪资可能是前者的两到三倍，而且还在持续上涨。这种情况下，工龄不仅不是优势，反而可能是劣势——年龄大了，薪资要求高了，但能力并没有质的提升，性价比反而下降了。有经验的人，说到某个问题，眼睛里是有光的，因为他真的遇到过、解决过、思考过。朋友老张最近很郁闷。眼前的薪资差距不代表什么，真正重要的是，你是在往值钱的方向走，还是在往被替代的方向走。
2026-05-23 16:03:04
366
原创 深耕 EMC 十年，总结 3 个让薪资翻倍的关键选择
开关电源的位置、反馈环路的设计、滤波电容的布置，这些在原理图阶段就能定下来的东西，往往比后期整改有效十倍。有意思的是，行业里大多数EMC工程师的工作模式其实特别简单：等板子回来，上电，一测，超标了，然后开始加班加点地整改……这种"器件级"的思维方式，有个很明显的特征：遇到EMC问题，第一反应是"该加什么器件"，而不是"系统架构有没有优化空间"。每次公司有EMC相关的活儿，他们都是冲在最前面的那个，可到头来升职加薪的名单上，却总是没有他们的名字。测试不过的时候，不知道问题出在哪里，只能一遍遍盲改。
2026-05-22 18:14:37
326
原创 信号干扰层出不穷，到底该从哪里根治？
有意思的是，很多高速数字电路用的是多点接地，但工程师会把它设计成单点接地——把每个芯片的地引脚用一根长长的地线连到板边缘。对于特别敏感或特别关键的信号，比如时钟线、差分对、模拟小信号等，包地是一个有效的保护手段。在布局阶段，关键信号怎么走，电源和地平面怎么分配，都要提前想清楚。最典型的就是电源线上的噪声：开关电源的开关频率谐波顺着电源网络跑到电路板上，把模拟前端的小信号叠加得一塌糊涂。芯片内部晶体管翻转时，电流需求会在极短时间内剧增，如果这个电流全部从远处的电源供给，路径上的电感会导致电压跌落。
2026-05-22 10:36:17
318
原创 同样画硬件原理图，高手和新手差在哪？
比如：所有电源网络是否都标注了电压值和电流需求，关键器件的datasheet是否全部确认，封装是否和PCB封装库匹配，差分信号对是否标注了等长要求，电源上电时序是否符合芯片要求，空闲的IO口是否做了处理，悬空输入引脚是否存在，电源滤波电容是否按照芯片手册要求放置。说白了，原理图不只是给自己看的，也是给测试工程师、生产工程师、维修工程师看的，一份好的原理图应该让任何一个工程师拿到都能快速上手。原理图是硬件设计最重要的文档之一，它是设计意图的体现，也是沟通协作的桥梁，更是后续维护和升级的基础。
2026-05-21 15:28:09
343
原创 刚入行做硬件，先吃透这些基础元器件
刚踏进硬件行当，满桌子的元器件是不是看花了眼？电阻、电容、电感长得差不多，二极管、三极管、MOSFET又该怎么区分？说起来，这些基础元器件就像是硬件世界的ABC，搞不懂它们，后面的电路设计根本没法往下走。今天就聊聊几个最核心的元器件，说说那些实战中特别容易踩坑的点。新人最容易把电阻当成单纯的限流器件，其实它有三大用处：限流、分压、采样。LED驱动电路里串个电阻防止电流过大，是最基础的限流应用；利用两个电阻串联分压，可以给芯片提供特定的参考电压；还有个特别重要的用法是做电流采样，通过检测采样电阻两端的电压来估
2026-05-21 15:20:15
383
原创 PCB 布局 EMC 黄金法则：80% 干扰可以提前杜绝
最后没办法，只能重新改版，把晶振位置调整到主芯片附近，电源和接口拉开距离，这才过了测试。前后耽误了两个月工期，教训深刻。比较稳妥的做法是，在原理图设计阶段就把模拟地和数字地区分开，布局的时候各自占据板子的不同区域，然后单点连接。接口进来的信号，先经过防护和滤波电路，再进入板子内部，这样外部的干扰在边界就被挡住了。原理很简单，这些器件要把干扰阻挡在板内，如果放得远了，干扰已经耦合到内部走线上再保护，效果就大打折扣。电容的电源和地引脚之间存在寄生效应，如果电容的焊盘和芯片的电源引脚方向一致，电流路径会更顺畅。
2026-05-20 14:39:49
329
原创 LDO和DC-DC怎么选，效率与噪声如何取舍
但LDO有个致命的弱点，就是效率低下。DC-DC就不同了，假设效率90%，输出2.5W，输入只需要2.78W，输入电流约232mA。如果用LDO，500mA电流意味着输入端电流也是500mA左右，输入功率6W，只有2.5W送到输出，剩下的3.5W全部变成热量。其实这个说法不完全准确，LDO本身的噪声确实低，但它只是不产生开关噪声，如果输入电源本身有噪声，LDO是没法过滤掉的，甚至可能放大。如果压差小于1V，LDO完全可以考虑，效率虽然比DC-DC低一点，但差距没那么夸张，而且LDO的噪声优势就能发挥出来。
2026-05-20 14:24:02
182
原创 为什么硬件设计，永远绕不开接地这件事？
最常见的错误就是在分割的缝隙上走过长的信号线，回流路径被分割截断，信号被迫通过感抗很大的路径回流，导致信号完整性和EMC性能全面恶化。电路原理图检查了一遍又一遍，器件参数核对得仔仔细细，原理上完全没问题，可板子一上电，要么芯片莫名复位，要么信号串扰得一塌糊涂，要么EMC测试时辐射超标。如果电源地和信号地没有正确分离，负载电流的变化会在地平面上产生压降，叠加到电源输出上，导致纹波增大。在实际硬件系统中，信号地、功率地、机壳地这些概念听起来都叫地，但承载的功能完全不同，混合在一起往往会引发各种问题。
2026-05-18 16:56:52
304
原创 接地设计：70%的EMC问题，根源都在这里
具体来说，接地的作用主要体现在三个方面：第一，提供低阻抗的回流路径，让信号电流能够按照我们设计的方式流动，而不是到处乱窜形成辐射天线；而控制共模电流最有效的方法，就是优化接地设计——把地平面的阻抗降下来，让共模电流有更好的泄放路径，而不是被迫通过电缆四处乱窜。实际上，如果电源地的阻抗控制得不好，芯片的开关噪声会通过地线耦合到电源端口，形成传导干扰。当然，对于存在地环路问题的场景，可以采用一端接地，另一端通过电容接地的混合方式。如果这个通道设计得不好，电流就会自己找路走，而它找的路，往往就是辐射的源头。
2026-05-18 16:39:04
395
原创 只会调试不够，未来硬件工程师必须懂架构
EMC 不是靠堆器件能解决的，必须从系统架构入手，干扰源在哪里、传播路径是什么、敏感电路怎么隔离，这些东西没想清楚，EMC 整改就是无底洞。有架构能力的工程师，考虑问题的角度跟普通工程师完全不一样，提的方案高度也不一样，自然而然就成了团队的核心。一个产品有哪些模块，模块之间是什么关系，数据流和电源流是怎么走的，这些东西画出来，很多问题自己就暴露出来了。每次遇到问题，不要只问怎么解决，要问为什么会出现这个问题，这个问题背后的根因是什么，是设计不当、器件选型问题、还是系统架构问题。是问题已经发生了，去找解法。
2026-05-15 17:45:42
315
原创 旁路电容和去耦电容，到底有什么区别？
这些说法到底对不对？在高速电路中，0.1μF的电容既可能是旁路电容也可能是去耦电容，关键要看它用在什么地方、解决什么问题。但要注意的是，大电容的高频特性往往不如小电容好，所以很多场景下会大小电容搭配使用。去耦电容需要同时兼顾低频和大电流响应，通常会采用电容组合策略——大电容负责低频储能，小电容负责高频去耦。比如每个电源引脚旁边放一个0.1μF的小电容，然后在电源入口处放几个10μF到100μF的大电容，负责整板范围的低频储能。简单来说，旁路电容处理的是信号路径上的问题，去耦电容处理的是电源路径上的问题。
2026-05-15 17:34:02
239
原创 上电时序异常排查思路，快速定位硬件故障
在动手之前，先把和时序相关的关键信号列出来：各路电源电压、使能信号（EN）、电源好信号（PG）、复位信号（RST）、参考时钟等。典型的做法是：上级电源的PG输出连接到下级电源的EN输入，同时在下级电源的输入端增加合适的滤波和延时。时序分析的核心是多路信号的时间关系，至少需要同时抓4-6个通道：主电源、各路子电源、使能信号、PG信号、复位信号。通道数量不够的话，可以分多次测量，但每次测量的触发条件要一致，否则拼出来的时序图可能是错的。也就是说，需要的总延时是15毫秒，但实际设计只有不到1毫秒。
2026-05-14 17:15:25
417
原创 共模电流从哪来？搞懂它 EMC 整改少走一半弯路
这个电容的容值不大，但耦合阻抗很低——dv/dt 几千伏每微秒的噪声信号，直接从这个电容耦合到散热器，再通过机壳地形成共模回路。以反激电源为例，MOS 管的漏极电压从 0 到 400V 跳变，这个电压通过 MOSFET 封装与散热器的寄生电容、变压器初次级之间的寄生电容，最终形成共模干扰。一根 10cm 长的走线，距离 1.6mm 厚的 FR4 基材下的地平面，走线与地之间的寄生电容大约是 5pF。答案是通过地平面，或者更准确地说，通过各种意想不到的路径回来——地线、参考地、甚至是大面积的金属外壳。
2026-05-14 17:11:36
328
原创 电源纹波与噪声，硬件工程师必须掌握的指标
电源纹波和噪声是模拟世界的缩影，不像数字信号那样非0即1，背后有太多需要经验和直觉判断的地方。测量方法、器件选型、Layout设计，每个环节都可能藏坑。但只要掌握了基本原理和系统性的排查思路，大部分问题都能定位并解决。保持怀疑精神，先质疑自己的测量方法，再质疑器件选型，最后才质疑芯片本身——这个顺序能省下很多调试时间。
2026-05-13 15:01:17
238
原创 做硬件十年，为什么薪资一直突破不了？
当你开始问这个产品真正要解决什么问题的时候，当你开始思考除了我现在的方案，还有没有更好的选择的时候，当你开始能够预判风险而不是被动响应问题的时候——你就开始从做板子的变成能解决问题的了。产品需求是产品经理提的，系统方案是系统工程师定的，芯片选型是供应链决定的，硬件工程师的任务就是把别人想好的东西"实现出来"。然而这些经验，都是在别人画好的框架里积累的。系统级能力，不是要成为每个领域的专家，而是要有足够的知识广度，能够理解不同领域的关键问题，能够和不同背景的工程师有效沟通，能够在系统层面做出平衡的决策。
2026-05-13 11:22:49
243
原创 开关电源辐射超标，根源往往在功率环路
开关电源的开关频率一般在几十kHz到几MHz，开关瞬间的di/dt和dv/dt非常大，这些高频分量通过功率环路向空间辐射，就是我们常说的EMI问题。简单说，功率环路就是开关器件导通时，电流流过的那个封闭回路。这些高频分量通过功率环路传播，环路上的寄生电感会分压，寄生电容会耦合，最终以电磁波的形式辐射出去。输入电容是功率环路的关键节点，如果它离 MOSFET 和二极管比较远，电流就不得不绕远路，环路面积自然就大了。细走线寄生电感大，过孔的寄生电感也不小，这些都会加剧环路的高频阻抗，让辐射问题更严重。
2026-05-12 15:04:32
321
原创 阻抗匹配到底是什么？ 高速电路入门必看
阻抗匹配本质上解决的是信号反射问题。高速电路里，传输线的特性阻抗不再是可有可无的参数，而是决定信号完整性好坏的关键因素。理解反射系数的物理意义，掌握几种常见的匹配方法，在PCB设计阶段做好阻抗控制——做到这三点，高速信号的设计就不至于无从下手了。当然，理论归理论，实际调试中还会遇到各种意想不到的问题。仿真工具用起来，板子回来后实测波形，对比一下仿真和实测的差距，经验就是这么一点点积累起来的。END。
2026-05-11 17:25:26
304
原创 寄生电感容易被忽略，却是电路不稳定的隐形元凶
说了这么多，其实就想说明一件事：寄生电感不是玄学，它有明确的物理根源，也有可行的控制方法。做电路设计的时候，多想一步——这条走线够不够短、这个回路面积能不能再小一点、去耦电容放得够不够近。这几个"多想想"，可能就能让你少踩几个坑，少熬几个夜。高速电路的设计，本质上就是对各种寄生效应的理解和控制。把寄生电感当回事，它就不会成为压垮项目的最后一根稻草。
2026-05-11 14:24:28
395
原创 EMC整改别只堆器件，先改布局布线更有效
高速信号的回流电流是沿着信号线正下方的地平面走的，如果这个地方地平面不完整，有裂缝或者缺口，那么回流电流就要绕路，形成一个大的环路，这个大环路就是一个很好的辐射天线。我见过最极端的例子，一块四层板，为了省钱，把地层和电源层都做了分割，结果EMC测试超标30dB，后来直接改成六层板，加了两个完整平面，什么器件都没加，测试就过了。去耦电容的位置尤其重要，不是说放了就行，而是要放得近，引线要短。后来重新layout，把晶振从板子边缘移到中间，增加了完整的地平面，缩短了高速信号路径，再测试一次就过了。
2026-05-09 17:21:28
243
原创 Buck 和 Boost 电路核心区别：降压与升压电路设计原理详解
Buck等于降压，Vout = Vin × DBoost等于升压，Vout = Vin / (1-D)Buck-Boost等于升降压，输出极性反转根据输入输出电压关系选拓扑。
2026-05-09 17:20:03
202
原创 硬科技时代来临，传统硬件人该如何转型升级
毕竟，硬科技时代，缺的不是画板子的人，缺的是能解决问题的工程师。现在做机器人，电机驱动要自己调，传感器融合要配合算法，电源管理要考虑各种工况，连机械结构的振动对PCB的影响都得考虑。比如你们组要做一个带DDR5的项目，你主动跟组长说，SI仿真这块我来做，我正在学，保证不耽误项目。我认识一个转行做硬件的，就是靠自己做了一个开源的机械键盘项目，积累了经验，最后成功入职了一家不错的公司。我认识一个老工程师，专门做高速背板，几十G的SerDes信号，上万个引脚的连接器，那种板子不是随便谁都能画的。
2026-05-08 16:58:35
327
原创 硬件上下拉电阻怎么选？一文讲清原理与场景
记得刚工作那会，做一个按键检测电路，照着参考图纸画完，焊好板子上电，按键按下去有时候能检测到，有时候就没反应。有次用一个接口扩展芯片，它的中断输出是开漏的，我没注意，没加上拉，结果中断一直没反应。两个电阻并联，结果电平被拉到1.5V左右，刚好在高低电平的阈值中间，导致信号有时候判高，有时候判低，查了整整两天才找到问题。上拉电阻的电流路径是这样的：当外部信号没有拉低的时候，电流从VCC经过上拉电阻流到信号线，把信号线电压拉到接近VCC。很多芯片引脚在悬空的时候，电平是不确定的，处于一种"浮空"状态。
2026-05-08 16:55:21
370
原创 PCB上的过孔打多了，信号反而变差？
很多工程师朋友都有过这样的经历：明明在Layout时打了不少过孔，认为接地做得很充分，结果高速信号测试时波形却一塌糊涂。说起来，这个问题不少人踩过坑，今天就好好聊聊过孔和信号完整性之间的关系。在高速PCB设计中，过孔是个让人又爱又恨的东西。一方面它提供了层间互联的通道，另一方面处理不当就会成为信号完整性的杀手。很多人觉得过孔只是个普通的导通孔，打多几个没什么大不了，其实这里面的门道还真不少。
2026-05-07 14:41:01
240
原创 硬件滤波器的低通、高通、带通、带阻怎么用？
说个实际的案例，之前做一个电机驱动板，MCPWM 输出到 H 桥之前加了一级 RC 低通，主要是为了把 PWM 载波频率（20kHz）滤掉，只留下基波信号。用对了，四两拨千斤；用错了，钱花了，问题还在。说起来有意思的是，高通的"高通"和低通的"低通"在电路形式上其实是对偶的。如果发现陷波器在抑制目标频率的时候把附近的正常信号也影响了，可以适当降低 Q 值，让陷波宽度增加，虽然抑制深度降低一点，但不会误伤友军。从频域角度看，它有一个截止频率 fc，在 fc 之前的信号能正常通过，超过 fc 的信号就被衰减。
2026-05-06 17:28:38
225
原创 EMC 三要素：干扰源-耦合路径-敏感设备，所有问题的根源
高阻抗源比如高dV/dt的节点，电场占主导，耦合主要是容性的。按我的经验，三成的问题靠抑制源头就能解决，三成靠切断路径，剩下的四成才需要综合手段。模拟前端电路排在首位。高输入阻抗的运算放大器、仪表放大器，前面动不动就是MΩ级的输入电阻，微伏级的噪声耦合进去都会被放大。说起来挺简单，电磁干扰想发生作用，必须同时满足三个条件：有东西在发射干扰，有路径让干扰传过去，还得有个扛不住干扰的受害者。产品上电的瞬间，开关电源的尖峰噪声沿着PCB蔓延，敏感运放开始出现莫名其妙的下拉——这种情况在做硬件的日常中太常见了。
2026-04-30 16:15:34
353
原创 一个电阻选错，整个板子重启：你遇到过上拉电阻引发的血案吗？
某产品量产后偶发性复位，排查发现是复位引脚上拉用了100kΩ，而芯片手册推荐是10kΩ。低功耗产品待机功耗超标三倍，查来查去，发现所有GPIO都默认使能了内部上拉，而外部又各自焊了10kΩ上拉。4.7kΩ到10kΩ是比较稳妥的选择，既能保证上升沿够快，又不会消耗太多电流。当信号频率较高时，上升时间太长会导致信号还没升到高电平，下一个时钟沿就来了，数据采样直接出错。上拉电阻的阻值越小，驱动能力越强，越能压制噪声。上拉电阻，几分钱的东西，原理图上就是一个带箭头的电阻符号，很多人画完就忘了。
2026-04-30 14:47:16
330
原创 PCB 布局布线，决定硬件成败的关键
多个电容并联时，从芯片引脚往外，容值依次从小到大排列，因为小电容的引线电感更小，应该放在最靠近芯片的位置。现在的芯片越来越高密化，0402的电容装配难度不小，0201更考验焊接水平，封装选择要权衡好。蛇形线的线间距要足够大，至少是走线宽度的3倍，不然会引入额外的串扰。芯片手册里的去耦要求要逐条满足，大电流路径上的走线要宽而短，大电流平面要完整。的控制，并行走线长度越长、间距越小，串扰越严重。反复排查了一个月，最后发现根源在PCB布局——电源和地的走线太细，回流路径被人为阻断，高速信号根本找不到回家的路。
2026-04-29 10:39:33
346
原创 晶振不起振？硬件新手最容易卡住的第一个坑
以常见的12MHz晶振为例，如果CL=20pF，选C1=C2=18pF，CS取5pF，那么实际CL≈14.4pF，频率会偏正偏。做硬件的应该都遇到过这种场景：板子画好了，器件焊上了，满怀期待上电——结果MCU毫无反应，下载器也连不上。排查半天，最后发现是晶振没起振。有个简单的判断方法：用手摸一下芯片，如果完全没温度（正常工作时MCU会发热），基本可以确定是没起振。当外加交流信号的频率等于晶体的固有谐振频率时，晶体发生谐振，阻抗最小。放大器（MCU内部）提供的是"负电阻"，用来补偿晶振的等效串联电阻ESR。
2026-04-29 10:21:02
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原创 什么是 EMC 裕量？多少 dB 才安全？设计与测试标准解析
做EMC设计和整改这么多年，我发现很多新人对"裕量"（Margin）这个概念理解得不够透彻。简单来说，EMC裕量就是测试值与标准限值之间的差值，单位是dB。比如某辐射测试点，实测最大值是45dBμV/m，而标准限值是50dBμV/m，那裕量就是50 - 45 = 5dB。这个数字越大，说明你的设计离"及格线"越远，越安全。📐公式：裕量(dB) = 标准限值(dB) - 实测最大值(dB)注意这里有个关键点：实测值是越小越好，限值是固定不变的。所以我们追求的是负的裕量绝不能出现。
2026-04-28 17:31:47
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原创 运算放大器的虚短虚断：从原理到实际电路设计
利用虚短的"零点相等"特性，多个输入信号在虚地点汇合，输出是各输入的加权和：Vo = -(Rf/R1×V1 + Rf/R2×V2 + Rf/R3×V3)。查了半天才发现，运放已经进入饱和边缘——电源电压5V，我让输出接近4.9V，动态余量太小了。虚断则更简单：运放输入端用的是差分结构，晶体管的基极电流极小（pA到nA级），所以我们可以近似认为没有电流流入。实际测试时，你用万用表量输入端，指针几乎不动，这就是虚断的直观体现。但问题来了：增益这么大，电路稍微有点扰动，输出就直接饱和了，根本没法正常工作。
2026-04-28 14:24:10
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空空如也
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