FPGA
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这个作者很懒,什么都没留下…
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关于FPGA逻辑设计的21个小贴士
(zhua这是一个在逻辑设计中注意事项列表,由此引起的错误常使得设计不可靠或速度较慢,为了提高设计性能和提高速度的可靠性,必须确定设计通过所有的这些检查。可靠性1. 为时钟信号选用全局时钟缓冲器BUFG!不选用全局时钟缓冲器的时钟将会引入偏差。2. 只用一个时钟沿来寄存数据使用时钟的两个沿是不可靠的,因为时钟的某沿或者转载 2014-11-20 10:07:45 · 1106 阅读 · 0 评论 -
建立时间和保持时间(1)
本文描述了建立时间和保持时间的概念,分析了其公式及例子,对于大家学习和理解建立保持时间和STA很有帮助。原创 2016-09-27 19:20:46 · 26386 阅读 · 22 评论