FPGA
飞多学堂
这个作者很懒,什么都没留下…
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FPGA FIFO 读取模式
在这里,“rdreq” 信号充当一个确认信号,表明数据已经被读取。当 “rdreq” 变为非活动状态时,数据输出提供 FIFO 中的第一个数据。总之,show-ahead 模式预期下一次读取,并提前提供第二个数据,这在某些情况下非常有用。在正常模式下,“rdreq” 信号用作读取请求或读取使能。基本上,在正常模式下,数据在有效的 “rdreq” 信号之后的时钟上升沿处可用。虽然 show-ahead 模式提供了即时读取的特性,但它也存在一个缺点:与正常模式相比,它可能会稍微降低性能。原创 2024-03-08 17:14:52 · 585 阅读 · 0 评论 -
Verilog 基础语法 数字进制格式
Verilog 中常用的进制包括二进制、八进制、十进制和十六进制。原创 2024-02-29 18:49:21 · 756 阅读 · 0 评论 -
Verilog inout 端口使用和仿真
可选的:inout端口作为输入时,必须有一个reg类型的缓冲变量来存储输入的值,不能直接使用inout端口的值。inout 端口仿真时和使用类似,首先,我们需要将inout端口声明为wire型,例化的时候与设计文件连接,其次,我们要分别模拟input和output的行为,读取的时间高阻态,发送的时间有相对应的值。inout端口必须使用assign语句来赋值,不能在always块中赋值,因为always块中的赋值会产生隐式的锁存器,而inout端口需要使用显式的三态门来控制。原创 2023-12-02 09:15:27 · 1286 阅读 · 1 评论 -
FPGA 常用代码
Verilog边沿检测是数字电路设计中常用的方法之一。它是一种检测输入信号边沿变化的技术,用于实现时序控制、数据采集和数字信号处理等功能。其基本原理是通过触发器检测输入信号的状态变化,并触发相应的逻辑操作。留言:CSDN FPGA 入群,加入 FPGA 技术交流群。加作者薇信:jiyuyun18, 交流电子技术。原创 2023-12-01 12:20:44 · 329 阅读 · 0 评论 -
Verilog 计算结果为零
留言:CSDN FPGA 入群,加入 FPGA 技术交流群。问题原因:parameter 位宽只有32 位,不够。加作者薇信:jiyuyun18, 交流电子技术。结算过程中尽量避免出现大数。原创 2023-11-28 09:18:34 · 106 阅读 · 0 评论