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-飞鹤-
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IC开发——Verilator
Verilator 是一个开源的 Verilog 和 SystemVerilog 硬件描述语言 (HDL) 仿真器。它是一个高性能的仿真器,可以将 Verilog 和 SystemVerilog 代码转换为 C++/SystemC 代码,并生成可执行的仿真模型。高性能:Verilator 生成的仿真模型具有非常高的性能,可以与商业级仿真器媲美。开源:Verilator 是一个开源项目,可以免费使用和修改。原创 2024-05-28 11:48:33 · 1140 阅读 · 0 评论 -
IC开发——VCS基本用法
VCS是编译型verilog仿真器,处理verilog的源码过程如下:VCS先将verilog/systemverilog文件转化为C文件,在linux下编译链接生成可执行文件,在linux下运行simv即可得到仿真结果。VCS使用步骤,先编译verilog源码,再运行可执行文件:编译命令的格式:vcs sourcefile [compile_time_option] (编译选项用来控制编译过程)执行仿真命令格式:./simv [run_time_option]原创 2024-05-28 10:43:53 · 2029 阅读 · 0 评论 -
IC开发——verdi基本用法
VCS和Verdi这两个工具,这两个工具目前都属于synopsys公司。VCS主要负责编译运行Testbench和RTL,并负责生成相应的波形文件。而verdi主要负责加载波形文件,查看信号的波形及其对应的代码来进行调试验证。Verdi最开始是由novas公司设计的,在2008年,被台湾的EDA厂家springsoft(源笙)收购了。在2012年,synopsys收购了spring soft公司,所以此时Verdi才正式属于synopsys。原创 2024-05-28 10:46:39 · 2719 阅读 · 0 评论 -
IC开发——Ubuntu安装VCS2018
VCS是一种常用的Verilog仿真和综合工具,由Synopsys公司开发。它提供了一个完整的设计验证环境,用于验证硬件设计的正确性和性能。仿真功能:VCS支持基于事件驱动的数字电路级仿真,能够准确地模拟设计中的信号传输和电路行为。它可以处理大型设计,并提供高效的仿真方式和快速的仿真速度。综合功能:VCS还提供了综合功能,允许将Verilog描述的设计转换成门级电路,在后端流程中进行布局和布线以及时序优化。原创 2024-05-28 10:42:06 · 1215 阅读 · 1 评论