飞鹤的程序员人生

我们说的数字电路，一般是指逻辑数字电路，即通过逻辑门组合成的电路，也即我们常说的逻辑IC。IC除了逻辑IC之外，还有模拟IC，存储IC等。IC设计，需要学习数字电路，需要学习Verilog/VHDL等设计语言，需要学习使用相关EDA，看起来非常难。IC设计是很难，但是简单的入门并没有那么难。

Diplomacy是一个参数协商框架，用于生成参数化的协议实现。在传统的IC设计中，如何更好地复用已有模块呢？如在Verilog中，在复用一个模块时，如果线宽不一致，需要手动修改模块的线宽，如果模块中内嵌多个模块时，每个关联模块的线宽都需要修改。如果修改不完全时，编译时就会出错。Chisel作为一个更灵活的HDL，如何更好地解决这个问题呢？这就是Diplomacy提出的初衷。Diplomacy将模块的Port抽象为节点(Node)，然后来进行协商，自动找到最优的线宽，以减少复用模块时需要修改的线宽代码。

Chisel Style Guide是一份简单的代码编写指南，统一编码风格以及遵循一些Chisel的最佳实践统升团队对代码的可读性，提升代码质量。因为输入的Verilog的命名与Chisel命名有关，所以Chisel中的一些命名参考了Verilog编码规范。因为Chisel编译器在生成Verilog时，会在变量中添加下划线，所以Chisel强烈不建议用户以全小写下划线的风格命名变量。可以将长组合逻辑分解为时序逻辑电路。枚举、派生、参数化、函数式编程等高级特性的运用，可以提升代码的表达能力，提升编码效率。

Verilog 是一种用于数字电路设计和建模的硬件描述语言（HDL），广泛应用于电子工程领域。它提供了一种方便的方法来描述电子系统的结构和行为，使得设计、仿真和验证过程更加高效

Chisel（Scala嵌入式硬件构造语言）是一种嵌入在高级编程语言Scala中的硬件构造语言。Chisel是一个特殊类定义、预定义对象和Scala内部使用约定的库，因此当你编写Chisel代码时，实际上是在编写一个构建硬件图的Scala程序。随着经验的积累并希望使代码更简洁或更可重用，利用Scala语言的潜在强大功能变得很重要。它是由加州大学伯克利分校的 ADEPT 实验室开发的。Chisel结合敏捷开发，非常适合编写RTL。

Verilog 是硬件描述语言，就是用代码的形式描述硬件的功能，最终在硬件电路上实 现该功能。在Verilog描述出硬件功能后需要使用综合器对Verilog代码进行解释并将代码转化成实际的电路来表示，最终产生实际的电路，也被称为网表。这种将Verilog代码转成网表的工具就是综合器。verilog的代码是否能够综合成实际的电路，综合成的实际电路是否符合要求。都需要通过综合来验证。

Verilator 是一个开源的 Verilog 和 SystemVerilog 硬件描述语言 (HDL) 仿真器。它是一个高性能的仿真器,可以将 Verilog 和 SystemVerilog 代码转换为 C++/SystemC 代码,并生成可执行的仿真模型。高性能:Verilator 生成的仿真模型具有非常高的性能,可以与商业级仿真器媲美。开源:Verilator 是一个开源项目,可以免费使用和修改。

VCS是编译型verilog仿真器，处理verilog的源码过程如下：VCS先将verilog/systemverilog文件转化为C文件，在linux下编译链接生成可执行文件，在linux下运行simv即可得到仿真结果。VCS使用步骤，先编译verilog源码，再运行可执行文件：编译命令的格式：vcs sourcefile [compile_time_option] （编译选项用来控制编译过程）执行仿真命令格式：./simv [run_time_option]

VCS和Verdi这两个工具，这两个工具目前都属于synopsys公司。VCS主要负责编译运行Testbench和RTL，并负责生成相应的波形文件。而verdi主要负责加载波形文件，查看信号的波形及其对应的代码来进行调试验证。Verdi最开始是由novas公司设计的，在2008年，被台湾的EDA厂家springsoft（源笙）收购了。在2012年，synopsys收购了spring soft公司，所以此时Verdi才正式属于synopsys。

VCS是一种常用的Verilog仿真和综合工具，由Synopsys公司开发。它提供了一个完整的设计验证环境，用于验证硬件设计的正确性和性能。仿真功能：VCS支持基于事件驱动的数字电路级仿真，能够准确地模拟设计中的信号传输和电路行为。它可以处理大型设计，并提供高效的仿真方式和快速的仿真速度。综合功能：VCS还提供了综合功能，允许将Verilog描述的设计转换成门级电路，在后端流程中进行布局和布线以及时序优化。