- 博客(6)
- 收藏
- 关注
RSS订阅原创 FPGA-基于2Khz-对信号滤波后解码
本文介绍了基于FPGA的2kHz信号滤波解码系统设计。系统采用Verilog实现，包含三个主要模块：顶层模块Signal_Proc_Top负责整体控制，filter模块通过毛刺检测和延时滤波算法消除输入信号中的高频噪声（1MHz毛刺），wave_decode模块根据信号持续时间区分"0"（信号维持）和"1"（信号翻转）。仿真结果显示系统能有效滤除毛刺并正确解码，其中滤波模块将毛刺宽度小于150ns的干扰滤除，解码模块通过计数信号持续时间来识别数据位。系统参数可配置，适
2025-12-31 14:16:32
202
原创 FPGA-光栅板-输入信号整形占空比50%
本设计为1个小的模块：将输入信号A和B进行整形条件：A和B信号的上升沿的差距为A信号的1/4周期，要求A和B以50%占空比输出
2025-12-04 16:44:31
179
原创 时序约束-（自学）-set_input_delay
先从Vivado自带的约束语句开始学习在Language Template>XDC>Timing Constraints>Input Delay Constraints>Source Synchronous意义：-max：上一个参考沿之后，最大能延迟输出新数据的时间-min：在参考沿之后，最小需要延迟的时间。
2025-10-30 09:17:43
484
1
空空如也
空空如也
TA创建的收藏夹 TA关注的收藏夹
TA关注的人