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RSS订阅原创 图像传输基础知识
LCD中的DE就是DataEnable，对应VGA图中Active Video，DE总是高电平有效，也有些LCD描述的是Blank，Blank就是DE的取反。从上图可以看出，这里只有3个信号Hsync,Vsync,Video 和LCD需要的信号比较，Hsync，Vsync，是共同都有的，Video和D[n:0]其实是同一个信号，就是视频信号，显示器要显示的内容，LCD是数字输入的，所以用Data[n:0]来描述了，简写D[n:0]，n表示每个像素的灰度，灰度 = 2的n次方，通常取值是8或6；
2024-01-29 10:59:44
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原创 ARQ (Automatic Repeat Request, 停等协议)
世界视点！网络流量控制（网络流量监控工具） _热讯科技网Selective Repeat / Go Back N
2023-07-04 11:06:42
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原创 设计中可能会同时发生setup和hold的violation么？
STA工具分别在max和 min条件下，分析setup/hold的违例，即设计中同时发生setup/hold违例可能发生在同一个工作条件下，也可能发生在不同的工作条件下。因此，在这种情况下，我们的hold slack是负的。再复制一个与门，在修复IN -> A -> C -> OUT路径上的hold violation的同时，而没有增加A -> D和B-C的延时。2、在A 上插入buffer，但是这会增加A -> D的延时，加剧A -> D的setup violation。
2023-06-08 09:49:34
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原创 正负数的原码与补码
正数的原码、反码、补码相同；负数的补码等于反码加1，负数的原码与补码之间的相互转化关系均为除了符号位取反再加1。补码的好处在于加减运算不需要判断符号位。B-A=B+(-A)，-A的补码是A的补码所有位取反再加1...
2022-07-12 16:04:49
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原创 矩阵乘法以及Reed-Solomon编码
要表达一个矩阵有几行和几列，我们通常写 行×列例子：这是个 2×3 矩阵（2行和3列）：乘法规则：乘积C的第m行第n列的元素等于矩阵A的第m行的元素与矩阵B的第n列对应元素乘积之和。...
2022-05-25 14:14:25
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原创 serdes相关参考资料链接
参考资料3.125Gbps XAUI Quad Cable EqualizerCyclic redundancy checkCRC 在线计算网站UNDERSTANDING THE CYCLIC REDUNDANCY CHECKPart 2.2 Cyclic redundancy check (CRC) codesCyclic Redundancy Check (CRC)Error correction codeError-Resilience Video Coding Tec
2022-05-25 09:55:56
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转载 FPGA IO接口标准
详细了解FPGA selectIO是学习FPGA基础，FPGA IO接口标准约束了IO的实现方式。大的分类：单端信号：LVCOMS、LVTTL；差分信号：SSTL、HCTL、LVDS、CML等，注意IO bank的VREF使用Ø IOBØ IDELAY2Ø ILOGIC2/ISERDES2Ø ODELAY3Ø OLOGIC/OSERDES3
2018-04-10 22:26:26
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转载 建立保持时间、毛刺、异步复位同步释放、锁存器、触发器和寄存器、跨时钟处理以及时钟设计
1数字电路设计中的几个基本概念：1.1 建立时间和保持时间： 图1建立时间和保持时间关系图建立时间（setup time）是指在触发器的时钟信号上升沿到来以前，数据稳定不变的时间，如果建立时间不够，数据将不能在这个时钟上升沿被打入触发器；保持时间（hold time）是指在触发器的时钟信号上升沿
2018-04-10 22:14:03
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空空如也
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