BCM芯片介绍

最新推荐文章于 2024-08-02 15:39:14 发布

fjieuj

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本文链接：https://blog.csdn.net/fjieuj/article/details/49336385

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在l3交换逻辑中，第一个阶段是sip查找。在l3表中查找sip，如果没有匹配到，不设置命中标志位，dip被查找。数据包能够

DIP查找，设备在l3表中查找包含在ipv4 数据包中的dip，这个表正常的表示用为了直接的附加到主机上，如果地址被找到，这个入口包含一个到ING_L3_NEXT_HOP和EGR_L3_NEXT_HOP表的索引。

从这个ING_L3_NEXT_HOP表来看，数据包的目标端口被获得，从这个EGR_L3_NEXT_HOP来看，数据包的下一跳MAC地址和EGR_L3_INIT表（包含路由器MAC地址和出口的VLAN）被得到。

对于在L3表的miss，硬件又寻找layer3 LPM（最长前缀匹配）表。一个最长前缀匹配寻找被用来决定跟所给的地址匹配的最长网关。如果找到了，这个入口包括一个索引（NEXT_HOP_INDEX）到ING_LE_NEXT_HOP和EGR_L3_NEXT_HOP表，数据包的下一跳MAC地址和EGR_L3_INTF表（包含路由器MAC地址和出口的VlAN）被获得。

没有静态的默认路由，所以使用者应该在LPM表中编写合适的默认路由。用所有的掩码位集合编写一个入口是有可能的，所以匹配所有的数据包，对于成功地路由的数据包，硬件自动的替换在数据包中的SA，DA和VID，它也减少了IP存活时间TTL（time tolive）领域，重新计算了ip校验码和Ethernet FCS。没有成功地路由的数据包被随意的发送给cup处理。第三层的表包括了一个hit位来支持基于软件的入口老化，这个hit位在一个dip hit被更新并随意的在一个sip hit。这个LPM表包括一个更新在一个LPM匹配的hit bit

入口/出口数据包 cpuport

Cpu端口是之前提到过得CMIC块的一部分，通过PCI/PCle或者Gbe接口，BCM56680连接到一个外部的CPU。BCM56680允许用户通过CPU端口到任何gbe或者HiGig端口发送和接受数据包。出于这个目的，DMA引擎作为一个pci总线master操作。CMIC现在有能力发送两种类型的数据包到cpu，Ethernet数据包和HiGig格式数据包。

当一个数据包作为Enthernet包被发送，它通过常规的入口处理和转发犹如它从一个GbE端口进入芯片。数据的转发行为被转发逻辑所决定。数据包可能穿过转发到一个本地端口被发送。穿过Fabric（建筑物？）发送，或者甚至复制或交换回到CPU，无论怎样这是被交换逻辑所决定的。

当一个数据包作为一个HiGig数据包被发送，cpu通过发送带有HiGig头的数据包拥有转发行为的全部控制权。这是使用在以前的StrataXGS设备的模式。数据包基于精确的被cpu指定的HiGig头中的信息进行转发。HiGig 能够被使用于发送控制数据包（例如，BPDU，RIP，OSPF，ARP，RARP，诊断数据包，学习数据包和cpu到cpu的数据包）。

Section 5 ：L2 特征表和操作。

BCM56680设备支持一下二层特性：

学习

站点移动控制

L2地址老化

LE地址学习范围

L2多播

L2 用户入口

多标签协议（MPLS）站点

L2端口桥接

生成树

这些设备也=支持二层的交换机。这个特性的主要组成部分是L2表，对于应用的以下四个不同类型被使用。