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RSS订阅原创 问题记录：PS端往DDR3输入数据,PL端读出却是错误的
今天遇到一个问题，PS端往DDR3输入数据,PL端读出却是错误的。因为ZYNQ7020是双核，正常的HELLO world模板没有禁用CASHE，使用调试窗口可以发现CPU0/1相同地址的数据是不一样的，此时假如SDK使用CPU0往DDR3中填入数据，其实是存入了CASHE，也只改变了CPU0下的该地址的数据，而PL端读取的却是CPU1的数据。解决方法：要么使用hello world模板时用函数手动禁用cashe，或者使用memory test模板，后者在初始化时帮你禁用了。更换完以后读取就正确了。
2024-06-08 20:14:43
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原创 关于win11自带输入法没有文字候选框显示的解决方法
在网上搜的，也写一下吧，在任务管理器的windows进程中找到资源管理器，右键重新启动，成功。突然就编成这样了，据说是bug，win10不知道这样是不是也行。
2024-02-24 22:04:18
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原创 sdk 针对pl地址0x43c00000进行修改的时候卡死(zynq7020)
经过debug后发现，卡死的步骤在于修改0x43c0 0000这个地址的修改。这个地址在例程中是控制fpga端的读写命令。并且在卡死一段时间后，debug窗口不能再监视到这个地址的数据，为????????，与你在没有分配fpga地址直接进行读写的时候的错误一样
2023-05-26 19:02:55
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原创 关于 出现MASTER_TYPE不匹配。vivado2017.4也没有自动添加的解决
遇见了Critical warning:[BD 41-237] Bus Interface property MASTER_TYPE does not match between /ramtop_0/bram_ctrl(OTHER) and /axi_bram_ctrl_0/BRAM_PORTA(BRAM_CTRL).这个问题。按加号然后手动输入MASTER_TYPE,然后在后面的value里面添上BRAM_CTRL。这样自动添加的，但是2017.4里面没有这样，只能自己添加。
2023-05-07 17:08:09
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原创 关于keil5编译问题（Undefined symbol SystemCoreClock SystemInit等）
我使用的stm32g474cet6的芯片，暂时cmsis文件夹里面放了这些文件。这个原因是system_stm32g4xx.c没有添加进去，添加进去就好了。创建工程方面看其他人介绍的很清楚，推荐可以看他的实践篇和理论篇。今天遇到的问题，就是编译的时候会提示。
2023-03-31 16:26:15
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原创 Verilog生成块的使用
其实关于生成块的作用一开始并没有搞明白，因为看起来和正常的循环语句有什么不同。后来又仔细阅读了一下，应该是调用模块生成实例的问题。如果只是单纯的循环语句应该是不能循环调用模块的，这时候用的就是生成块来循环调用模块。...
2021-11-29 17:57:51
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