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RSS订阅原创 阻塞与非阻塞特点_通俗易懂篇！
1、非阻塞串行语句块（begin_end） 当前赋值语句未执行完之前，可以执行下一条语句。所以串行逻辑的顺序不影响输出结论。2、 阻塞串行语句块（begin_end）阻塞赋值语句以他们的排列顺序执行，当执行完上一条，下一条可以立即使用上一条的结论，类似组合逻辑，所以当顺序书写时，按照组合逻辑特性，一拍就可以输出结论，当倒序书写时才能实现延3拍的数据。（书写顺序看下举列）always语句块描述例子，对应不同的书写顺序，观察对结论的影响功能：从q端口延三拍输出d信号正常顺序书写： al...
2021-07-18 19:52:09
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原创 同步复位和异步复位_通俗易懂篇！
同步复位：只有在时钟上升沿到来的时，复位信号才有效。例子：always @ （posedge clk）//同步复位同步复位的优势：只在时钟上升沿判断系统是否复位，从而降低了亚稳态出现的概率。同步复位的劣势：需要消耗更多的器件资源。没有使用寄存器的清零端，是将rst_n作为输入逻辑的使能信号，经过一个数据选择器后，输出到寄存器输入端口（消耗更多的资源）。异步复位：无论时钟上升沿是否到来，只要复位信号有效，就对系统进行复位。例子：always @ （posedge clk， negedg
2021-07-18 17:13:02
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原创 写自己的双时钟FIFO（DCFIFO）IP核，解决跨时钟域方式之一_通俗易懂篇！
双时钟fifo是遵循先入先出的原则，且读写的数据，在独立的线路上传输，所以连续的bit位传输，可以在不同的时钟下进行，可以有效地解决跨时钟域传输的问题。双时钟fifo写法简述：两个时钟，rd_clk,wr_clk.读命令模块：当有读请求，判断是否读空信号为1，非空则发出读命令。组合逻辑写命令模块：当有写请求，判断是否写满信号为1，非满则发出写命令。组合逻辑存储模块：双口ram，当读为1，将读指针，指向的数据发送出去；当写为1，则将数据写入写指针所在的地址位。时序逻辑 q<= mem
2021-06-25 21:44:41
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原创 亚稳态及亚稳态解决方案_通俗易懂篇！
亚稳态，又称亚稳定性，是数字设备中导致系统失效的一种现象。发生场景：亚稳态发生在非相关时钟域或异步时钟域的传输过程中。同步系统中，输入信号总是满足时序要求，不会出现亚稳态问题。什么是亚稳态：每一个数字器件中，所有的寄存器都有设定的时序要求，根据要求，每一个寄存器都可以正确的捕获输入端口的数据，并激励输出信号到输出端口。为了保证这种操作的稳定性，输入端口的信号需要在时钟沿之前的最小时间段保持稳定（称之为建立时间）。必须在时钟沿之后的最小段时间保持稳定（称之为保持时间），在时钟特定的延迟后（Tco），输
2021-06-25 15:53:36
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原创 通信协议之UART串口协议_通俗易懂篇！
1、UART全称UniversalAsynchronous Receiver/Transmitter通用异步收发器。是一种通用串行数据总线，用于异步通信（发送每个字节的间隔不一定一样，每个字节内的bite为间隔是相同的）2、UART是按照bite位，一位一位发送的，发送的单位是字节，每个字节包含有效数据位，5、6、7或8位长。3、串行异步通信中，由于没有时钟，通信双方需要约定好波特率，波特率4800、9600、115200等，单位是比特每秒，可以理解为发送一个bite的时钟周期为1/9600秒（..
2021-06-23 23:43:54
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原创 通信协议之IIC协议（eeprom）_通俗易懂篇！
1、IIC（Inter-Integrated Circuit），是IICBus简称，是一种串行通信总线。2、IIC协议：遵循主机master和从机slave的主从关系机制，区别于SPI通信协议，IIC协议存在应答机制，即当主机发送控制、地址、或数据时，需要从机回复ACK消息（在sda总线上回复）。3、IIC协议：控制两根信号线SCL时钟信号线（一种理解方式）和sda数据总线，即可完成对从机的控制，输入和输出。4、利用IIC协议访问eeprom为例（执行byte写命令）：访问时存在“开始位”，“控
2021-06-23 15:07:27
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原创 通信协议之SPI协议_通俗易懂篇！
1、说到SPI通信协议，就要引入master主机和slave从机的概念，简单的描述就是主机负责发送命令，从机负责执行命令，例如write、read等。2、SPI协议是一种没有应答机制的通信协议，既当主机发出读命令后，从机直接发出数据，不需要对接收到的命令做ACK应答（区别于IIC协议，通信协议之IIC协议，将详细阐述）。3、SPI协议是一种总线协议（总线上可以挂多个存储单元），主要包含cs_n（片选），sclk（时钟控制），mosi（主机的输出），miso（从机的输出），又称“四线协议”。4、S
2021-06-22 23:18:52
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原创 fpga时序、约束和电路中竞争冒险的关系分析_通俗易懂篇！
1、fpga中各个电路的工作是依靠时钟驱动，当发生建立时间Tsu和保持时间Th违规时，就需要 约束 来调整这些违规的信号。2、违规的发生本质是： 1、建立违规：Tclk（周期）<FA(逻辑计算)+路由时间+建立时间Tsu 2、保持违规：沿敏感（上升）在保持时间采集数据，保持时间未满 ...
2021-06-22 22:29:05
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空空如也
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