J_Kastyo-CSDN博客

转载 ISE中Xilinx全局时钟系统的设计

在使用QuartusII设计Altera的FPGA时，对于时钟的考虑一般很少。我们想得到一个固定频率的时钟，无非就是将晶振从某个时钟管脚输入：若晶振频率即为期望频率，则可以直接使用；若与期望频率不符，则调动IP核生成PLL，配置PLL的输出为期望频率即可。可是若将FPGA换为Xilinx系列，在ISE环境中设计时，时钟的使用就没那么简单了，尤其是在设计复杂工程时，全局时钟系统的设计显得尤为重要。

2017-10-27 15:37:11 780

转载在V4中如何使用局部时钟网络

在大多数FPGA中，使用全局时钟资源（BUFG）可以得到延迟小，一致性高的时钟资源，但是全局时钟资源一般是非常有限的，而且使用全局时钟资源处理IO同步问题显得有些大材小用，而且由于全局时钟考虑的是较大区域内的时钟延迟，在局部未必能做到最好。Xilinx在V4中提供了另一种时钟网络：局部时钟网络专门用于解决小范围，尤其是IO上的时钟同步问题。V4使用具有时钟能力的IO（Clock Cap

2017-10-27 15:09:16 421

转载关于高阻态和OOC（out of context）综合方式

Xilinx Vivado工具支持仅将系统设计的一部分进行综合，即OOC（out of context）综合方式。OOC综合方式的流程就是将设计的某个模块单独完成综合操作，这会带来如下可能性：通过综合实现这个模块的快速迭代，不用综合系统的其余部分整个设计的迭代也更快了利于系统其余部分的快速迭代，如果某部分确定稳定不变了，可以对这个模块进行OOC综合操作，保留这个综合版本，这样就可以

2017-10-26 15:10:24 755

转载如何阅读 Vivado中的Timing Report

《XDC约束技巧》系列中讨论了XDC约束的设置方法、约束思路和一些容易混淆的地方。我们提到过约束是为了设计服务，写入Vivado中的XDC实际上就是用户设定的目标，Vivado对FPGA设计的实现过程必须以满足XDC中的约束为目标来进行。那么：如何验证实现后的设计有没有满足时序要求？如何在开始布局布线前判断某些约束有没有成功设置？如何验证约束的优先级？这些都需要用到Vivado中的

2017-10-26 10:19:03 1044