30、16nm CMOS技术的12T SRAM与多阶段边缘检测在机器人艺术作品中的应用

16nm CMOS技术的12T SRAM与多阶段边缘检测在机器人艺术作品中的应用

16nm CMOS技术的12T SRAM

主要贡献

提出了三种仅含nMOS读端口的SRAM单元设计，旨在大幅减少读端口漏电，提升读性能，相较于ST 9T单元，还能减小面积和降低最低功耗，实现每列容纳数千个单元。

ST 9T单元采用单比特线结构，读写操作都需预充电，导致单元操作间延迟增加，静态功耗升高。而新设计的SRAM读端口有RBL（读比特线），可独立进行读操作，与BL（比特线）的写操作分离。ST 12T通过使读操作路径独立于存储节点，提高了读稳定性。在ST 9T中存储节点为BL充电，而在ST 12T中RWL为RBL充电，大大降低了读干扰的可能性。部分预充电比特线以降低访问晶体管强度，也有助于进一步减少读干扰。此外，ST 12T通过添加独立于存储节点的读缓冲RBL，实现每列数千个单元，避免了读比特线摆动问题，便于感测放大器评估读比特线电压。

SRAM单元的读操作通常多于写操作，因为写操作仅在缓存需要更改时进行。功率消耗取决于操作频率和开关活动。ST 9T在读写操作中，由于WWLA、WWLB和WL的电压电平不断在‘0’和‘1’之间切换，开关活动较多；而ST 12T在读操作中仅RWL从‘0’切换到‘1’，因此读操作功耗更低。感测放大器可针对RBL的电压差进行调整，以提高读性能，因为读操作独立于BL。采用16nm CMOS技术取代22nm CMOS技术，显著减小了SRAM单元的面积和功耗。通过三种读端口单元的独特架构，实现了更高的读访问性能、低访问能耗和小面积，为低功耗设备的内存设计拓展了设计和应用范围。

结果与CMOS实现

利用边信道分