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时序约束
Pilgrim2017
知行合一,有容乃大
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Tsu,Tco,Th,Tpd的概念
转自:https://blog.csdn.net/gtkknd/article/details/53064530tsu : setup time, 定义输入数据讯号在 clock edge 多久前就需稳定提供的最大须求;以 正缘触发(positive edge trigger)的D flip-flop 来举例就是 D 要比 CLK 提前 tsu 时间以前就要准备好,此 flip-flop 就能于某...转载 2018-07-08 10:32:07 · 1287 阅读 · 0 评论 -
flipflop和latch以及register的区别
触发器:flipflop锁存器:latch寄存器:register 锁存器是电平触发的存储单元,数据存储的动作取决于输入时钟(或者使能)信号的电平值,尽当锁存器处于使能状态时输出才会随着数据输入发生变化。 触发器是边沿敏感的存储单元,数据存储的动作有某一信号的上升或者下降沿进行同步的。 寄存器用来存放数据的一些小型存储区域,用来暂时存放参与运算的数据和运算结果。其实寄存器就...转载 2018-07-08 11:39:17 · 7178 阅读 · 0 评论 -
电平触发和边沿触发的区别
电平触发是在高或低电平保持的时间内触发,而边沿触发是由高到低或由低到高这一瞬间触发 在数字电平变化的电压上升沿或下降沿到一定阀值时就产生触发,是谓边沿触发。当电压达到数字电平的高或低电压一段时间后(一般是最小脉冲宽度的三分之一),才产生触发是电平触发。 边沿触发一般时间短,边沿触发一般时间都是us级的,响应要快的,而电平触发只须是高和低就可以了,没时间要求,比如10...转载 2018-07-08 12:04:06 · 35158 阅读 · 1 评论 -
FPGA静态时序分析
转自:https://blog.csdn.net/bbs_vip/article/details/46627673任何学FPGA的人都跑不掉的一个问题就是进行静态时序分析。静态时序分析的公式,老实说很晦涩,而且总能看到不同的版本,内容又不那么一致,为了彻底解决这个问题,我研究了一天,终于找到了一种很简单的解读办法,可以看透它的本质,而且不需要再记复杂的公式了。我们的分析从下图开始,下图是常...原创 2018-07-26 13:22:17 · 672 阅读 · 1 评论