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原创 RTL层面减少FPGA综合中逻辑单元的使用数量 / Reducing the number of LUT utilization in your FPGA synthesis in your RTL

确切地说，这是Verilog在综合过程中较为迷惑之处，在加入敏感列表后，它严格来说就不再是组合逻辑，而是由锁存器（Latch）驱动的电路了，也就是说它是由本例中a和b的电平变化来驱动的电路。但是当你使用一个10位的寄存器引用mem某个地址上的数据时，倘若在不同的逻辑分支中使用了不同的寄存器，那么它就不会被综合成BRAM。如果是组合逻辑的设计，不加default或else的话，不能保证所有的情况都有赋值，就会在内部形成一个锁存器，而不再是一个纯粹的组合逻辑了。通常，如果你声明了一个向量构成的数组，如。