cpu
github_38838414
这个作者很懒,什么都没留下…
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MIPS架构的cpu设计仿真(武汉大学)——2
verilog掌握:语法和C语言类似,看看,不用几个小时就可以了。modelsim的简单使用:1,新建工程文件New>>project2,确定工程名以及library名3,然后创建文件或是导入已存在的文件(为了后面的仿真演示,所以我这里就直接导入了写好的一个在取址模块4,导入文件5,然后编译文件(选择全部编译)6,进入library工作页,点击编译好原创 2018-01-21 11:32:42 · 2242 阅读 · 0 评论 -
MIPS架构的cpu设计仿真(武汉大学)——1
打算在接下来几天完成下学期的计组实验总目标:最低:用硬件描述语言(Verilog)设计MIPS流水线CPU,支持如下指令集:{add,sub,ori,lw,sw,beq,j }:进一步:支持更多的指令,中断与异常处理,以及看下学期能不能下板子。首先,工欲善其事必先利其器。环境搭建:必备:1,modelsim软件提高开发效率:1,利用notep原创 2018-01-20 18:55:21 · 2688 阅读 · 2 评论 -
MIPS架构的cpu设计仿真(武汉大学)——3
该cpu设计仿真采用增量模型。从最简单的一条指令的流水线开始然后一步步增加功能,添加支持的指令条数,解决指令间的冒险预计最低会做到支持{add,sub,ori,lw,sw,beq,j }指令的五级流水线版本1.0实现了一个原始的支持ori指令的五级流水线例如如下指令:ori $1 $s0 0x0013 #将0号寄存器的值与0x0013进行或操作,结果储存在一号寄原创 2018-01-22 15:53:31 · 2668 阅读 · 1 评论 -
MIPS架构的cpu设计仿真(武汉大学)——5
版本3.0实现了对add,sub,addi等算术运算指令和sw,lw等访存指令的支持此处待截图。。。。。。。。。。。。。原创 2018-01-25 10:39:25 · 936 阅读 · 0 评论 -
MIPS架构的cpu设计仿真(武汉大学)——4
版本2.0实现了对ori,or,andi,and等逻辑运算指令和sll,srl移位指令的支持。实现了寄存器前半个周期写,后半个周期读的功能实现了ex_ex,ex_mem旁路反思:1,不该定义那么多宏的。。。。。。。。。。。。。比如刚开始还真的仿照书本定义了rst_enable,rst_disable,write_enable,read原创 2018-01-24 19:34:15 · 4595 阅读 · 0 评论