1074. 宇宙无敌加法器(20)

地球人习惯使用十进制数,并且默认一个数字的每一位都是十进制的。而在PAT星人开挂的世界里,每个数字的每一位都是不同进制的,这种神奇的数字称为“PAT数”。每个PAT星人都必须熟记各位数字的进制表,例如“……0527”就表示最低位是7进制数、第2位是2进制数、第3位是5进制数、第4位是10进制数,等等。每一位的进制d或者是0(表示十进制)、或者是[2,9]区间内的整数。理论上这个进制表应该包含无穷多位数字,但从实际应用出发,PAT星人通常只需要记住前20位就够用了,以后各位默认为10进制。

在这样的数字系统中,即使是简单的加法运算也变得不简单。例如对应进制表“0527”,该如何计算“6203+415”呢?我们得首先计算最低位:3+5=8;因为最低位是7进制的,所以我们得到1和1个进位。第2位是:0+1+1(进位)=2;因为此位是2进制的,所以我们得到0和1个进位。第3位是:2+4+1(进位)=7;因为此位是5进制的,所以我们得到2和1个进位。第4位是:6+1(进位)=7;因为此位是10进制的,所以我们就得到7。最后我们得到:6203+415=7201。

输入格式:

输入首先在第一行给出一个N位的进制表(0 < N <=20),以回车结束。随后两行,每行给出一个不超过N位的正的PAT数。

输出格式:

在一行中输出两个PAT数之和。

输入样例:
30527
06203
415
输出样例:
7201
#include <bits/stdc++.h>
using namespace std;
void numrev(string &s){
	reverse(s.begin(),s.end());
}
int main()
{
	string numsys,s1,s2;
	cin>>numsys>>s1>>s2;
	numrev(numsys),numrev(s1),numrev(s2);
	int maxlen=max(s1.size(),s2.size()),i=0,sr=0,syslen=numsys.size();
	s1+=string(maxlen-(int)s1.size(),'0');
	s2+=string(maxlen-(int)s2.size(),'0');
	string res;
	while(i<maxlen){
		int idx=(numsys[i]-'0')?(numsys[i]-'0'):10;
		int sum=(s1[i]-'0'+s2[i]-'0'+sr);
		res+='0'+sum%idx;
		sr=sum/idx;
		++i;
	}
	while(sr>0&&i<syslen){
		int idx=(numsys[i]-'0')?(numsys[i]-'0'):10;
		res+='0'+sr%idx;
		sr/=idx;
		++i;
	}
	if(sr>0) res+='0'+sr;
	while(res.back()=='0'&&res.size()>1) res.pop_back();
	numrev(res);
	cout<<res<<endl;
	return 0;
}
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为了实现加法器,你需要按照以下步骤进行操作: 1. 打开Vivado软件并创建一个新工程。 2. 添加一个源文件,该文件应包含加法器的Verilog代码。 3. 综合设计以生成一个综合网表。 4. 实现设计以生成一个比特流文件。 5. 将比特流文件下载到FPGA板上进行验证。 具体的步骤如下: 1. 打开Vivado软件并创建一个新工程。在“Create Project”对话框中,输入工程名称和路径,然后选择FPGA型号和开发板。点击“Next”按钮,然后选择“RTL Project”并点击“Next”按钮。在“Add Sources”对话框中,选择“Create File”并输入文件名,然后选择“Verilog”作为文件类型。点击“Finish”按钮以创建一个新的源文件。 2. 在新的源文件中编写加法器的Verilog代码。例如,以下是一个简单的4位加法器的代码: ``` module adder(input [3:0] a, input [3:0] b, output reg [4:0] sum); always @ (a or b) begin sum = a + b; end endmodule ``` 3. 综合设计以生成一个综合网表。在Vivado软件中,选择“Flow Navigator”窗格中的“Run Synthesis”选项。等待综合完成后,可以在“Synthesized Design”窗格中查看综合报告。 4. 实现设计以生成一个比特流文件。在Vivado软件中,选择“Flow Navigator”窗格中的“Run Implementation”选项。等待实现完成后,可以在“Implemented Design”窗格中查看实现报告。 5. 将比特流文件下载到FPGA板上进行验证。在Vivado软件中,选择“Flow Navigator”窗格中的“Generate Bitstream”选项。等待比特流文件生成后,将FPGA板连接到计算机并下载比特流文件。在FPGA板上验证加法器的功能。

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