- 博客(2)
- 资源 (2)
- 收藏
- 关注
原创 科普专栏--为什么在数字电路debug的时候,会尝试调高数字核电压DVDD
这里要引入门延迟(Gate Delay)的概念。简单来说,组成CPU的FET充放电需要一定时间,这个时间就是门延迟。只有在充放电完成后采样才能保证信号的完整性。而这个充放电时间和电压负相关,即电压高,则充放电时间就短。也和制程正相关,即制程越小,充放电时间就短。
2024-03-01 13:41:16
329
原创 Verilog中 begin end语句在组合逻辑电路和时序逻辑电路中的差异点
Verilog中分阻塞赋值和非阻塞赋值两种,组合逻辑一般用阻塞赋值(=),此时使用begin···end语句,将一条执行完再执行下一句,即顺序执行。\n而时序逻辑多是并行执行(在时钟边沿到来同时触发),一般用非阻塞赋值(<=),begin···end语句的作用只是相当于函数的花括号,将一段语句划分成块,但是在块里语句依然是并行执行的,在一个模块完成时会同时执行,所以在非阻塞赋值中begin···end语句并非顺序执行。
2023-10-28 22:32:51
471
1
空空如也
TA创建的收藏夹 TA关注的收藏夹
TA关注的人