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Verilog
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篝火嘶鸣
个人学习记录
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Quartus II在时序仿真调用modelsim时遇到的问题
下面介绍我在使用Quartus II 进行仿真时遇到的问题后面遇到问题持续更新,这也算是我自己的学习笔记,希望对你有帮助。1.Error: (vsim-SDF-3445) Failed to parse SDF file ".sdo"或者Error: (vsim-SDF-3196) Failed to find SDF file ".sdo"解决办法:只有 Arria II GX/GZ、Cyclone IV、MAXII、MAX V 和 Stratix IV 器件系列支持门级时序仿真。使用 T原创 2021-05-29 12:44:05 · 1868 阅读 · 0 评论 -
FPGA实现正弦波加和及滤波(Vivado实现,内含IP核调用)
题目要求老师给了我一道题,让我用Verilog编写出来:通过100M时钟产生3M、5M和20M正弦波,并将产生的三个不同频率的正弦波加在一起,然后从这个和信号中将20M正弦波提取出来。我的思路首先通过DDS分别产生3M、5M、20M正弦波,通过加法器将这三个正弦波加在一起,再通过设计FIR数字滤波器将20M正弦波从和信号中滤出来。整个过程思路还是很清楚的。DDS原理及代码关于DDS原理介绍的文章很多,csdn上就很多的文章,可以参考下。DDS,即直接数字式频率合成法,基本思想就是在存储器中存入正原创 2021-04-27 22:26:14 · 8518 阅读 · 9 评论