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FPGA
0o羽扇纶巾o0
这个作者很懒,什么都没留下…
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Quartus下载烧录程序到FPGA开发板流程
1.已经写好Verilog HDL程序,综合(analysis&synthesis)通过就行,不需要整体编译通过。2.assignments->pin planner,按照所选芯片分配管脚,然后再整体编译通过。3.连接好JTAG调试接口,接通电源。(没装驱动的在设备管理器里看不到连接好的JTAG)。4.tools->programmer->hardware s...原创 2019-04-08 19:15:30 · 31401 阅读 · 2 评论 -
time_limited原因分析及解决(要用IP核的特别注意)
最近在写一个数字调制解调的FPGA程序,想要为了方便简单用了三个IP核,我的Quartus版本为13.0。用了个DAC模块想要外接示波器看下波形。在程序programmer时一直跳出xxx_time_limited.sof错误(xxx是程序名),如图所示:这时看output_files文件夹里面只有xxx_time_limited.sof这个sof文件。如果不管他直接烧录程序到开发板上的话...原创 2019-04-23 16:44:26 · 5668 阅读 · 4 评论