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南方铁匠
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Xilinx Vivado的使用详细介绍(3):使用IP核
IP核(IP Core)Vivado中有很多IP核可以直接使用,例如数学运算(乘法器、除法器、浮点运算器等)、信号处理(FFT、DFT、DDS等)。IP核类似编程中的函数库(例如C语言中的printf()函数),可以直接调用,非常方便,大大加快了开发速度。使用Verilog调用IP核这里简单举一个乘法器的IP核使用实例,使用Verilog调用。首先新建工程,新建demo.v转载 2016-05-21 15:05:34 · 21034 阅读 · 2 评论 -
FPGA的bank
bank链接: http://blog.sina.com.cn/s/blog_6db275da01017bg3.html可编程输入/输出单元简称I/O单元,是芯片与外界电路的接口部分,完成不同电气特性下对输入/输出信号的驱动与匹配要求。FPGA内的I/O按组分类,每组都能够独立地支持不同的I/O标准。通过软件的灵活配置,可适配不同的电气标准与I/O物理特性,可以调整驱动电流的大小,可以转载 2017-08-01 17:17:28 · 6673 阅读 · 1 评论 -
FPGA时钟
转自:http://blog.chinaunix.net/uid-7547035-id-60220.html1. FPGA的全局时钟是什么?FPGA的全局时钟应该是从晶振分出来的,最原始的频率。其他需要的各种频率都是在这个基础上利用PLL或者其他分频手段得到的。2. 全局时钟和BUFG:BUFG,输入为固定管脚,输出为H型全铜全局高速网络转载 2017-08-01 17:23:16 · 1140 阅读 · 0 评论 -
Vivado IP核生成设置
转自:http://blog.csdn.net/wordwarwordwar/article/details/52929378vivado中design with ip相比于ise感觉还是改进了。 首先我们简单介绍一下vivado中design with ip的设计过程: (1)打开IP Catlog定制自己的IP设计,比如这里我们选择Standard Bus转载 2017-08-10 10:43:47 · 1572 阅读 · 0 评论