_Bradley_-CSDN博客

原创寄存器输出的不稳定态

组合逻辑电路存在竞争冒险的风险，使用寄存器的时序逻辑电路同样存在一些不稳定态。只包含一个触发器的寄存器不会出现输出的不稳定，包含多个触发器的寄存器会出现不稳定态。寄存器输出的不稳定态包含了若干次看似随机的中间值，实际上任意两个相邻的中间值是有一定联系的，即它们之间只发生了 1 bit 的变化。造成多触发器寄存器输出不稳定态的原因，就是组成寄存器的各个寄存器变化不一致。更为精确的描述是——由于线延迟的存在，导致时钟信号到达各个寄存器的时间可能不一样，也导致各个触发器的输出端口到信号接收端所需的时间可能不一样

2021-06-17 10:23:12 941 1

原创描述方式和设计层次

描述方式Verilog有3种最基本的描述方式：数据流描述，采用assign连续赋值语句；行为描述，使用always或者initial语句块中的过程赋值语句；结构化描述，实例化已有的功能模块或原语。数据流描述数据流在数字电路中，信号经过组合逻辑时类似于数据的流动：信号从输入流向输出，而信号不会在其中存储。当输入辩护时，总会在一定时间后体现在输出端。为了模拟数字电路的这一特性，对其建模，这种建模方式称为数据流建模。数据流描述最基本的语句是assign连续赋值语句。连续赋值语句异或门描述：

2021-06-11 16:27:27 1062 1

原创 RTL设计与编码指导

一般性指导原则面积和速度的平衡与互换原则面积（Area）是指一个设计所消耗的目标器件的硬件资源数量，对FPGA，可以使用所消耗的触发器（FF）和查找表（LUT）来衡量。速度（Speed）是指设计在芯片上稳定运行时所能到达的最最高频率，这个频率由设计的时序状况决定，与设计满足的时钟周期、PAD to PAD Time、Clock Setup Time、Clock Hold Time和Clock-to-Output Delay等众多时序特征量密切相关，面积与速度这两个指标贯穿RTL设计的始终，是设计质量评

2021-06-11 16:19:16 4670

原创 RTL概念与常用RTL建模

RTL和综合的概念RTL（Register Transfer Level，寄存器传输级）指：不关注寄存器和组合逻辑的细节（如使用了多少逻辑门，逻辑门之间的连接拓扑结构等），通过描述寄存器到寄存器之间的逻辑功能描述电路的HDL层次。RTL级是比门级更高的抽象层次，使用RTL级语言描述硬件电路一般比门级描述简单高效得多。RTL级语言的最重要的特性是：RTL级描述是可综合的描述层次。综合（Synthesize）是指将HDL语言、原理图等设计输入翻译成由与、或、非门等基本逻辑单元组成的门级连接（网表），并根

2021-06-11 16:00:15 39747 3

原创 Verilog HDL语言基础

//以下是编译指令，定义时间单位和时间精度`timescale 1ns / 100ps//以下是module名称, 端口列表module HelloVlog ( Clock, Reset_n, A_in, B_in, Sel_in, A_xor_out, B_xor_out ); //以下是输入和输出端口声明input Clock;input Reset_n;input [1:0] A_in;input [1:0] B_in;input Sel_in;output A_xor_out

2021-06-11 15:51:50 2111

原创 FPGA状态机（读书笔记）

FPGA状态机（读书笔记）为什么使用状态机为什么使用三段式状态机三种状态机建模各种建模方法之间的关系一段式与三段式两段式与三段式状态机设计技巧编码FSM的初始化状态FSM的默认状态FSM输出状态机示例一段式状态机示例两段式状态机示例三段式状态机示例ADI-AD7980示例代码(两段式状态机实现)另一种状态机机写法公众号-达尔闻里的解释王金明老师的<数字系统设计与Verilog HDL>相关叙述状态机设计中包括三个对象描述状态机的方式书中其他补充同步复位与异步复位为什么使用状态机高效的顺序

2021-05-18 21:52:32 1927

原创 Verilog数字系统设计（夏宇闻）- 绪论笔记

Verilog数字系统设计（夏宇闻）- 绪论笔记C与HDLC配合Verilog HDL设计算法的硬件电路时考虑到三个问题：为什么选择C语言与Verilog HDL配合使用？C语言与Verilog HDL的使用有何限制？如何利用C语言来加速硬件的设计和故障检测？Verilog和VHDL：Verilog HDL与VHDL的建模能力比较：行为描述/结构描述CPLD/FPGA在数字信号处理的领域内有相当大的一部分工作是事后处理的，即利用通用的计算机系统来处理此类问题。还有一类数字信号处理必须在规定时间内完成。

2021-05-18 21:48:38 807

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