- 博客(1)
- 收藏
- 关注
原创 使用verilog描述一个可N分频的时钟分频器,输出占空比为50%
N分频器,包括奇分频和偶分频,50%duty。 利用上升沿和下降沿分别生成的分频时钟clk_p,clk_n,占空比为(divisor>>1)/divisor,相或操作后,可以得到占空比50%的奇分频。 利用计数器在(cnt == 0) 和(cnt == (divisor>>1))反转,即可实现偶分频。 module clk_div(clk_in, rst_n,di...
2018-09-01 15:25:26 9094
空空如也
空空如也
TA创建的收藏夹 TA关注的收藏夹
TA关注的人