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timing deseigner9.1 part2
EMA公司推出的一款灵活、交互式的时序分析和图示工具--TimingDesigner 9.1,以增强其项目管理和时序接口设计功能。适用于数字集成电路IC设计和印刷电路板PCB设计。
时序工具Timingdesigner通过简单的操作,形象的绘制出需要的时序图,方便我们工程师去定义和计算相关时序,体现在如下方面:
1: 在设计系统前,预先设计时序架构图
把头脑中的时序关系通过软件来形象的描绘出来。
2:设计过程中,分析what-if, worst case, delay,Setup,Hold time复杂情况
智能的时序分析和计算工具,你通过修改一个参数,其他相应的数据标示都会自动更新标示出来
3:芯片设计好,可利用该工具画图
画出芯片或者接口的时序的关系图,方便我们制造IC的DATASHEET。
4:可提供大量的Design KIT给客户。
Timing Designer典型的时序设计和分析领域涉及:
FPGA/CPLD时序分析
DDR/DDR2/QDR时序分析
CAN Bus时序分析
PCI/PCIE时序分析
2011-04-21
timing designer9.1 part1
EMA公司推出的一款灵活、交互式的时序分析和图示工具--TimingDesigner 9.1,以增强其项目管理和时序接口设计功能。适用于数字集成电路IC设计和印刷电路板PCB设计。
时序工具Timingdesigner通过简单的操作,形象的绘制出需要的时序图,方便我们工程师去定义和计算相关时序,体现在如下方面:
1: 在设计系统前,预先设计时序架构图
把头脑中的时序关系通过软件来形象的描绘出来。
2:设计过程中,分析what-if, worst case, delay,Setup,Hold time复杂情况
智能的时序分析和计算工具,你通过修改一个参数,其他相应的数据标示都会自动更新标示出来
3:芯片设计好,可利用该工具画图
画出芯片或者接口的时序的关系图,方便我们制造IC的DATASHEET。
4:可提供大量的Design KIT给客户。
Timing Designer典型的时序设计和分析领域涉及:
FPGA/CPLD时序分析
DDR/DDR2/QDR时序分析
CAN Bus时序分析
PCI/PCIE时序分析
2011-04-21
基于FPGA的PCI接口源代码及Testbench Verilog程序代码
Lattice 公司的基于FPGA的PCI接口源代码及Testbench Verilog程序代码,很详细
2010-11-08
空空如也
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