XILINX
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@Day_Day_Up_
这个作者很懒,什么都没留下…
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ISE进阶小知识
还是最初的目的,这个东西新手可能无法理解其中的精髓,本人同样是刚入门的半新人,对其中的属性参数也并不是很了解,但还是发这么一篇文章,目的是为了给自己留下一个工具,日后进修的时候,不用在到处查资料。ISE主要包括以下环节:综合 (Synthesize - XST)-> 实现(Implement Design) (翻译(Translate),映射(Map),布局布线(Place & Route))原创 2018-02-04 19:57:24 · 3560 阅读 · 0 评论 -
跨时钟域信号处理
感谢作者的详细讲解,尊重原创。原文转载自:https://blog.csdn.net/skyplain1984/article/details/54782968https://www.cnblogs.com/hfyfpga/p/4281369.html一、慢速多周期信号Signal-in为clkA时钟域多周期信号。此时只需要用clkB打两拍即可。module Signal_CrossD...转载 2019-07-15 21:29:57 · 3317 阅读 · 0 评论 -
FPGA时序分析—vivado篇
&nbs...转载 2019-07-10 21:47:22 · 4338 阅读 · 0 评论 -
xilinx oddr idelay用法简单介绍
本文转载自:https://blog.csdn.net/q774318039a/article/details/88910399尊重原创,感谢原创。 我们知道xilinx FPGA的selectio中有ilogic和ologic资源,可以实现iddr/oddr,...转载 2019-05-23 21:50:11 · 5287 阅读 · 0 评论 -
Xilinx SelectIO设计文件
本文转载自:https://blog.csdn.net/u924512005/article/details/70655272 详细了解FPGA selectIO是学习FPGA基础,FPGA IO接口标准约束了IO的实现方式。大的分类:单端信号:LVCOMS、LVTTL;差分信号:SSTL、HCTL、LVDS、CML等,注意IO bank的VREF使用Ø IOBØ&...转载 2019-05-23 21:39:32 · 1369 阅读 · 0 评论 -
Xilinx FPGA 学习笔记——原语 BUFIO 的理解
转载出处: https://blog.csdn.net/lg2lh/article/details/45375317 我一直没搞明白BUFIO是干嘛用的。官方解释有这么一段话,如下:(virtex的)“BUFIO是用来驱动I/O列内的专用时钟网络,这个专用的时钟网络独立于全局时钟资源,适合采集源同步数据。BUFIO只能由位于同一时钟区域的Clock-Capable I/O...转载 2019-05-23 21:24:51 · 3178 阅读 · 0 评论 -
FPGA全局时钟的使用方法
原创 2018-03-03 15:37:34 · 5194 阅读 · 5 评论 -
SPI总线协议及SPI时序图详解
转贴地址:https://www.cnblogs.com/adylee/p/5399742.htmlSPI,是英语Serial Peripheral Interface的缩写,顾名思义就是串行外围设备接口。SPI,是一种高速的,全双工,同步的通信总线,并且在芯片的管脚上只占用四根线,节约了芯片的管脚,同时为PCB的布局上节省空间,提供方便,正是出于这种简单易用的特性,现在越来越多的芯片集成了这种通...转载 2018-03-01 18:41:35 · 40298 阅读 · 1 评论 -
I2C总线协议
转载地址:http://www.elecfans.com/emb/jiekou/20171206595812_2.html一、概述 1、I2C总线只有两根双向信号线。一根是数据线SDA,另一根是时钟线SCL。 SCL:上升沿将数据输入到每个EEPROM器件中;下降沿驱动EEPROM器件输出数据。(边沿触发) SDA:双向数据线,为OD门,与其它任意数量的OD与OC门成\线与\关系。 I2C总...转载 2018-03-01 17:42:49 · 1001 阅读 · 0 评论 -
BUFG,IBUFG,BUFGP,IBUFGDS等含义以及使用
BUFG,IBUFG,BUFGP,IBUFGDS等含义以及使用目前,大型设计一般推荐使用同步时序电路。同步时序电路基于时钟触发沿设计,对时钟的周期、占空比、延时和抖动提出了更高的要求。为了满足同步时序设计的要求,一般在FPGA设计中采用全局时钟资源驱动设计的主时钟,以达到最低的时钟抖动和延迟。 FPGA 全局时钟资源一般使用全铜层工艺实现,并设计了专用时钟缓冲与驱动结构,从而使全局时钟到达芯片内部...原创 2018-02-27 18:39:58 · 780 阅读 · 0 评论 -
DDR调试问题汇总,以及时钟例化问题。
一、 问题描述: ERROR:NgdBuild:455 - logical net 'clk400m_p' has multiple driver(s) ERROR:NgdBuild:455 - logical net 'clk400m_n' has multiple driver(s) 解决办法: DDR生成后有一个顶层的源文件,在那里面找到一个关于原语写的BUFG也不知是IBUFG,将这个...转载 2018-02-27 21:34:04 · 4538 阅读 · 0 评论 -
modulsim 添加XILINX库
双击simulation library compilation wizard没有错误,EDK允许出现错误,即添加库成功。最后在你指定的xlib目录下,会出现这么一堆东西,这就是库,已经生成了不过现在还有一个问题,那就是,modelsim现在还是认不出个库。这个咋办?找到modelsim自己的ini文件(参见中间的红圈)在这个ini文件上点右键,然后去掉只读属性,改为可以修改的非只读。因为接下来要...原创 2018-02-07 22:28:08 · 3440 阅读 · 1 评论 -
怎么独立使用Modelsim进行工程仿真
原帖:http://www.cnblogs.com/yuphone/archive/2010/08/30/1812932.html转贴: 天马行空W https://www.cnblogs.com/woshitianma/archive/2012/11/30/Questasim.html感谢文档:艾米电子本人一直用的都是ISE自带的仿真器ISIM进行仿真。后因一篇modulsim的DDR3仿真,...转载 2018-02-06 19:41:01 · 9208 阅读 · 0 评论 -
modelsim-win64-10.4-se 下载、安装、破解全攻略
原帖:http://blog.csdn.net/u013753393/article/details/50349636原帖:http://blog.csdn.net/github_33678609/article/details/53493673?locationNum=6&fps=1亲测有效,分享一下。本教程包括软件下载、破解文件下载、安装破解方法,助你一次成功。翻译 2018-02-06 18:47:25 · 6551 阅读 · 5 评论 -
ISE约束文件UCF的基本语法
首先声明,UCF约束文件其中的语法也有很多,笔者也不是特别清楚,因为目前所做项目中并没有遇到。在目前遇到的项目中经常用到的语法,做一下总结,也希望能给新人朋友提供一个学习的思路。(一)约束的分类:利用FPGA进行系统设计常用的约束主要分为3类。(1)时序约束:主要用于规范设计的时序行为,表达设计者期望满足的时序条件,知道综合和布局布线阶段的优化算法等。(2)布局布线约束:主要用原创 2018-02-05 20:22:36 · 20948 阅读 · 2 评论 -
SerDes知识详解(非常受启发的一篇文章)
此贴转载技术贴,原文地址已经不明了。如果原创作者或者知道原创出处的朋友们,可以告知一下,尊重原创。 一、SERDES的作用1.1并行总线接口 在SerDes流行之前,芯片之间的互联通过系统同步或者源同步的并行接口传输数据,图1.1演示了系统和源同步并行接口。 随着接口频率的提高,在系统同步接口方式中,有几个因素限制...转载 2019-07-30 21:17:21 · 12923 阅读 · 1 评论