重拾童真

人生唯一可以预知的,就是它的变化莫测。

verilog中的timescale用法

timescale是Verilog HDL 中的一种时间尺度预编译指令,它用来定义模块的仿真 时的时间单位和时间精度。格式如下: `timescale 仿真时间单位/时间精度 注意:用于说明仿真时间单位和时间精度的 数字只能是1、10、100,不能为其它的数字。而且,时间精度不能比时间...

2017-11-06 22:01:07

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