inorisama的博客

原创 使用Xilinx AXI I2C初始化 Si570的方法

通过写TX_FIFO的start 位，启动动态操作流程；在AXI I2C总线操作中，Master需要输出高电平时，直接将T置1，通过外部总线上拉输出高，只有需要输出低电平时，将T置0，内部输出配置0，驱动总线。5）根据3）如果是读，则开始从总线上获取数据，并按照配置的Counter递减，当减到0时，将CR TXAK置位，结束读操作；如果是写操作，在TX_FIFO中写入 I2C设备地址后，接下来在TX_FIFO中写入待发送数据；如果是读操作，在TX_FIFO中写入 I2C设备地址后，写入需要读取的数据长度；

原创 1588v2

1588v2是网络测量和控制系统的精密时间同步协议标准，也可称为PTPv2（Precision Time Protocol Version 2，精密时间协议V2版本）。1588v2是由IEEE标准组织发布的业界标准，用于实现设备之间的高精度时间同步，也可以用来进行设备之间的频率同步。借助于硬件记录时戳的优势，1588v2相对于NTP（Network Time Protocol，网络时间协议），可以达到亚微秒级的时间同步精度，能够满足无线基站的时间同步需求。

原创 HAPS XACTOR GEN 使用方法

例如假设需要观测的信号有40个，可以将INT_BITWIDTH配置为48，XACTOR_ID设置为1,COMMENT为“int_master_1”,UMR_DATA_BITWIDTH设置为8。name_of_top_level design (定义的实现顶层,这个参数会影响xactors_connect.v中信号连接，如果前面配置不对，后面需要手动修改xactors_connect.v中的宏定义)用作为添加的xactor配置参数，例如前文在gpio模块中添加了一个int_master。

转载 PCIe配置空间

PCIe（二） —— 配置空间 | Soul Orbit

原创 CXL（Computer Express Link）一些基本概念

CXL 1.0于2019年3月首次亮相，支持包括I/O (CXL.io,基于PCle)、缓存(CXL.cache)和内存(CXL.memory)语义在内的丰富协议之间的动态多路复用。CXL在CPU(主机处理器)和附加CXL设备上的任何内存之间维护一个统一的、一致的内存空间。这允许CPU和设备共享资源并在相同的内存区域上操作，以获得更高的性能、减少数据移动和降低软件堆栈复杂性。

转载 以太网术语 – 数据速率、互连介质和物理层

例如，10GBASE-ER和10GBASE-KR是10 Gbps以太网规范，但它们描述的是不同的互连介质接口。然而，在串行传输中，数据速率是总传输位数的子集。过去，以太网用在局域网 (LAN) 和城域网 (MAN) 中，而如今，由于以太网的普及和多种优势，例如巨大的生态体系和日益增长的规模经济，它越来越多地用在存储和汽车等市场中。例如，10GBASE-KR是10 Gbps (10G) 数据速率基带 (BASE) 规范，采用一个背板 (K) 介质，并在单通道配置中使用64B/66B (R) 编码模式。

原创 跟我一起写MakeFile

GitHub - seisman/how-to-write-makefile: 跟我一起写Makefile重制版

原创 VIVADO [place 30-675]错误

按照官方解释，就算接入的IO的不是一个CLK，当需要给IO插入BUFG时，也同样可能因为rule_bufgce_bufg_conflict检查报错。

原创 HAPS 综合之syn_ramstyle

该属性可以全局性生效，也可以对一个模块或者一个实例化对象生效。也可以通过syn_ramstyle 属性阻止某些Registers推测成其他RAM资源（通过把syn_ramstyle设置registers的方式来实现）。当读和写相同地址时，输出可能待定，这将导致RAM替换不匹配（和Regs行为逻辑不相同），因此默认会插入一些bypass逻辑来避免这些mismatchs。所谓inferred RAM，就是根据推测，将RAM例化成BRAM，DistRAM， Reg 或者URAM。

原创 InfiniBand Subnet Manager 子网发现过程

原创 VIM的常用操作

1. 删除匹配行2.删除首行空格。

原创 QSFP+标准

其中8679是 QSFP+的电气标准。

原创 Xilinx GTY

时钟来源如下图所示，通过QPLL_x_REFCLKSEL选择COMMON的时钟源。1. GTY 时钟结构。