数字IC前端设计验证学习整理

介绍在早期的C设计中，功耗并不是一个重要的约束条件。随着使用电池供电的器件变得更小，功能更多对功耗的要求也越来越高。能量以热量形式消耗。可靠性是温度的函数，据估计温度每升高 10°℃ 失效率可能提高一倍。保持低温操作环境意味着使用散热片或风扇来散热--这会增加整体的重量和成本。如果能在 SoC 级对功耗进行控制，就可以减少甚至可能消除掉这些开支，也就可以得到更小、更便宜和更可靠的最终产品。功耗源三个主要功耗源:浪涌，动态功耗，静态功耗。浪涌和静态功耗主要取决于器件电气特性和供电设...

目录1 介绍2 握手步骤3 握手信号的要求4 代码实现1 介绍使用握信号是最古老的跨时钟域传递数据的方式将双时钟域分为两个独立系统2 握手步骤1 发送器发送xreq信号，表示有效数据已经发送2 把xreq同步到接收器的时钟域yclk上3 接收器识别到xreq的同步的信号yreq2后，锁存数据总线上的信号4 接收器发出yack，表示接受了数据5 发送器在识别同步的xack2后，将下一个数据放到数据总线上时序图如图安全的将一个数据发送到..

格雷码介绍，在数字设计中的应用

典型情况下SoC 要对设计中各种组件提供许多与相位相关的时钟。将主时钟以2为幂次进行分割来产生同步偶数分频时钟。然而，有时也会需要按奇数甚至小数进行分频。在这些情况下，如果没有更高频的主时钟，无法得到同步分频时钟。虽然偶数分频时钟始终产生50%占空比的输出，但有时在奇数或小数分频时也需要产生50%占空比的时钟。同步整数分频器可以用moore FSM 实现7分频摩尔状态机modele clk_div(clk , rst , clk_div7); //随手写的，没有验证检查，仅供参.

建立保持时间建立时间（Tsu：set up time）　　　　是指在触发器的时钟信号上升沿到来以前，数据稳定不变的时间，如果建立时间不够，数据将不能在这个时钟上升沿被稳定的打入触发器，Tsu就是指这个最小的稳定时间。保持时间（Th：hold time）　　　　是指在触发器的时钟信号上升沿到来以后，数据稳定不变的时间，如果保持时间不够，数据同样不能被稳定的打入触发器，Th就是指这个最小的保持时间。亚稳态理论（违反建立保持时间的后果）亚稳态是由于违背了建立保持时间而产生的，导致触发器..

在大规模ASIC或FPGA设计中，多时钟系统往往是不可避免的，这样就产生了不同时钟域数据传输的问题，其中一个比较好的解决方案就是使用异步FIFO来作不同时钟域数据传输的缓冲区，这样既可以使相异时钟域数据传输的时序要求变得宽松，也提高了它们之间的传输效率。FIFO在硬件上是一种地址依次自增的Simple Dual Port RAM，按读数据和写数据工作的时钟域是否相同分为同步FIFO和异步FIFO，其中同步FIFO是指读时钟和写时钟为同步时钟，常用于数据缓存和数据位宽转换；异步FIFO通常情况下是指读时.

FIFO是英文First In First Out 的缩写，是一种先进先出的数据缓存器，它与普通存储器的区别是没有外部读写地址线，这样使用起来非常简单，但缺点就是只能顺序写入数据，顺序的读出数据， 其数据地址由内部读写指针自动加1完成，不能像普通存储器那样可以由地址线决定读取或写入某个指定的地址。作用： FIFO一般用于不同时钟域之间的数据传输，比如FIFO的一端是AD数据采集， 另一端是计算机的PCI总线，假设其AD采集的速率为16位 100K SPS，那么每秒的数据量为100K×16bit=1.6M

如今，SoCs正变得越来越复杂，数据经常从一个时钟域传输到另一个时钟域。上图信号A由C1时钟域触发，被C2时钟域采样。根据这两个时钟之间的关系，在将数据从源时钟传输到目标时钟时，可能会出现不同类型的问题，并且这些问题的解决方案也有所不同。本文讨论了不同类型的跨时钟域，以及每种类型中可能遇到的问题及其解决方案。在接下来的所有部分中，都直接使用了上图所示的信号名称。例如，C1和C2分别表示源时钟和目标时钟。类似地，A和B分别被用作源触发器输出和目标触发器输出。此外，源和目标触发器被假定为正沿

本文主要介绍各种类型的跨时钟域问题。同步时钟是指具有已知相位和频率关系的时钟。这些时钟本质上是来自同一时钟源。根据相位和频率关系，可分为以下几类：目录具有相同频率和零相位差的时钟具有相同频率和固定相位差的时钟具有不同频率和可变相位差的时钟1. 整数倍时钟2.非整数倍时钟异步跨时钟域具有相同频率和零相位差的时钟时钟C1和C2具有相同的频率和0相位差。由于此时时钟C1和C2是相同的，并且由相同的时钟源产生，因此从C1到C2的数据传输本质上不是跨时钟域。每当数据从时

目录1 时序逻辑与组合逻辑的区别2 建立与保持时间3 亚稳态4 信号跨时钟域处理CDC5 状态机种类区别6锁存器Latch和触发器DFF区别1 时序逻辑与组合逻辑的区别组合逻辑的特点是任意时刻的输出仅仅取决于该时刻的输入，与电路原本的状态无关，逻辑中不牵涉跳变沿信号的处理，组合逻辑的verilog描述方式有两种：（1）：always @（电平敏感信号列表）always模块的敏感列表为所有判断条件信号和输入信号，但一定要注意敏感列表的完整性。在alway