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RSS订阅原创 CPU搭建之verilog篇（未完待续）
verilog部分报错及对应bug所在 Syntax error near “’” :通常是位数不匹配造成，如assign语句中将一个两位数赋值给一位的变量。
2017-12-02 17:31:51
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原创 CPU搭建之logisim篇
logisim 调试技巧保证后加的指令不影响之前指令的正确性。这样一来，就算 CPU 出现 bug，只需调试新加的指令即可。
2017-11-30 11:48:47
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空空如也
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