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FPGA
kaopuguyue110
这个作者很懒,什么都没留下…
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异步时钟的同步化,俗称“慢打一拍",寄存一拍
1.输入信号为什么要寄存一般来说,在全同步设计中,如果信号来自同一时钟域,各模块的输入不需要寄存。只要满足建立时间,保持时间的约束,可以保证在时钟上升沿到来时,输入信号已经稳定,可以采样得到正确的值。但是如果模块需要使用输入信号的跳变沿(比如帧同步信号),千万不要直接这样哦。always @ (posedge inputs)begin...end2.所有信号都需要寄存两拍吗转载 2015-08-07 16:12:48 · 17727 阅读 · 0 评论 -
不同的verilog代码风格看RTL视图之一
刚开始玩CPLD/FPGA开发板的时候使用的一块基于EPM240T100的板子,alter的这块芯片虽说功耗小体积小,但是资源还是很小的,你写点稍微复杂的程序,如果不注意coding style,很容易就溢出了。当时做一个三位数的解码基本就让我苦死了,对coding style的重要性也算是有一个比较深刻的认识了。本文引用地址:http://www.eepw.com.cn/article/转载 2017-05-09 16:08:24 · 9039 阅读 · 0 评论 -
pin planner中符号标记的含义
原处:http://blog.sina.com.cn/s/blog_6c7b6f030101hue9.htm如图,在pin planner中,符号分为以下几类:1. 圆形标记表示普通用户IO引脚,可以由用户随意使用.2. 三角标记这类表示电源, 正三角表示VCC, 倒三角表示GND, 三角内部的O表示IO引脚电源, I表示内核电源.3.正方形标转载 2017-04-25 21:04:20 · 2508 阅读 · 0 评论 -
FPGA时序优化八大忠告
忠告一、、如果时序差的不多,在1NS以内,可以通过修改综合,布局布线选项来搞定,如果差的多,就得动代码。 忠告二、看下时序报告,挑一个时序最紧的路径,仔细看看是什么原因导致,先看逻辑级数是多少?是哪种电路有问题,乘法器 或者还是RAM接口数据 先弄清楚哪儿的问题 忠告三、搞时序优化的话 插入寄存器是王道 但也要看具体情况 不一定都得插寄存器,插入寄存器效果不明显的话,先检查一下寄存转载 2017-05-02 11:09:43 · 4748 阅读 · 0 评论 -
FPGA学习warning
我常年担任多个有关FPGA学习研讨的QQ群管理员,长期以来很多新入群的菜鸟们总是在重复的问一些非常简单但是又让新手困惑不解的问题。作为管理员经常要给这些菜鸟们普及基础知识,但是非常不幸的是很多菜鸟怀着一种浮躁的心态来学习FPGA,总是急于求成。再加上国内大量有关FPGA的垃圾教材的误导,所以很多菜鸟始终无法入门。为什么大量的人会觉得FPGA难学?作为著名FPGA提供商Altera授权的金牌转载 2015-11-02 17:06:04 · 516 阅读 · 0 评论 -
Quartus II LPM使用指南-FIFO篇
参考文章:http://www.cnblogs.com/wg2011/archive/2012/02/27/2369677.html使用Quartus II 的版本及PC机操作系统版本为11.1 sp2 WIN7 32位前言 本文档根据 ALTERA 的 FIFO user guide 《SCFIFO and DCFIFO Megafunctions》 (August转载 2015-10-12 16:48:20 · 5115 阅读 · 1 评论 -
FPGA I/O 约束
FPGA I/O 约束 1.1 概述 在高速系统中FPGA时序约束不止包括内部时钟约束,还应包括完整的IO时序约束和时序例外约束才能实现PCB板级的时序收敛。因此,FPGA时序约束中IO口时序约束也是一个重点。只有约束正确才能在高速情况下保证FPGA和外部器件通信正确。1.2 FPGA整体概念 由于IO口时序约束分析是针对于电路板整个系统进行时序分析,所以F转载 2015-09-07 18:48:44 · 5241 阅读 · 0 评论 -
quartus中的signaltapⅡ 的问题
问题描述:在一次调试中发现这样的问题,用signaltapⅡ观察4个信号,结果正确,若再加一路观察信号,则时序中有错误。好像是signaltapⅡ对原来的逻辑造成了影响,又或者是signaltapⅡ采样出来并传上电脑来的数据出错。在网上搜索了一下,这方面的资料。 另外,通过对这方面内容的了解之后,接触到这样一个词汇:增量编译(incremental compilation)如果能好好转载 2015-09-08 15:17:35 · 3368 阅读 · 1 评论 -
FPGA配置和外部存储器烧写问题
首先明确,所谓配置文件,是指,将FPGA配置成某个特定电路的文件,又可以叫内核;所谓程序代码,是指,当FPGA被配置成处理器后,该处理器所执行的程序。FPGA是基于RAM的可编程逻辑器件,器件掉电后,配置信息会完全丢失。所以需要有外部非易失性存储器来存储配置信息。一般使用专用配置器件,如EPCS4,EPCS16,作为外部存储器。当FPGA上电时,就会把外部存储器的配置信息加载到FPGA中,转载 2015-08-01 16:54:12 · 6309 阅读 · 0 评论 -
换位思考多周期约束
在开篇前先推荐两篇文档,一篇是altera的官方文档 Appling Multicycle Execptions in the TimeQuest Timing Analyzer ,另一篇是riple兄很早之前推荐过的Multicycles Exception Between Two Synchronous Clock,这两篇都是关于多周期约束很好的上手文档,虽然可以快速上手解决当务之急,但事后不转载 2015-07-29 11:14:56 · 2113 阅读 · 0 评论 -
Verilog延迟语句的运用
转自:https://blog.csdn.net/changhaizhang/article/details/6933810module full_adder(a,b,sum);input a,b;output reg sum;always @(a,b) #13 sum = (a & b) ; 或者 always @(a,b) sum = #13 (a & b) ;endm...转载 2018-05-03 15:50:53 · 20364 阅读 · 1 评论