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RSS订阅原创 verilog实现100G以太网UDP协议
之前用verilog写过万兆以太网的UDP协议，最近看了一下100G以太网的IP，网络协议和万兆一样，均为802.3，无非接口变成LBUS/AXIS，因此打算把原来万兆的代码升级为100G。
2025-08-22 11:04:24
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原创 在FPGA上把DDR当FIFO使用
本文提出了一种将DDR作为FIFO操作的简化方案，用于解决FPGA片上存储资源有限的问题。该方案通过状态机控制多路数据通道，采用轮询或固定优先级方式处理DDR读写：写入时从输入FIFO读取1个burst数据存入DDR预定位置；读取时发送读命令后立即退出，通过旁路逻辑和通道ID实现延迟数据路由。相比传统DMA方式，该设计具有操作简单、资源占用少、可扩展多通道等优势，特别适用于对地址不敏感的AD采集等场景，核心使用Xilinx的MIG和FIFO IP核实现。
2025-08-21 11:36:55
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原创 FPGA实现CAN总线
环境：vivado2018.3实现方式：microblaze+xilinx can IPMBS：（microblaze system的缩写）
2025-08-21 10:49:49
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原创 使用microblaze在线更新FPGA程序
本文档旨在描述清楚，如何通过microblaze在线更新FPGA程序；给自己做记录，给他人做分享；使用vivado2018.3开发；
2025-08-20 08:49:45
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原创 verilog实现万兆以太网UDP协议
支持ARP、PING、UDPUDP数据内容支持1到8192任意长度数据带宽可达95%万兆协议理论带宽本方案特色就是接口突出一个简单，随随便便可移植，接口可以当做fifo使用。
2025-04-15 22:06:26
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串口_verilog_波特率9600
2014-06-13
空空如也
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