Verilog
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惜缘若水
一个小小程序员,互相学习
目前学习内容包括:linux、FPGA等,也在学习verilog及相关软件
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【Verilog】时间尺度预编译指令
timescale指令我相信大家应该都不陌生,或多或少都见过,可能绝大部分人都能运用,但其实这个常用指令用起来还是有一些需要注意的。`timescale是Verilog语法中的一条预编译指令,通常用来指定仿真中时间的单位与精度。转载 2022-12-14 19:28:33 · 3117 阅读 · 0 评论 -
【Verilog】参数化设计指令
verilog编码参数化设计转载 2022-12-15 19:11:19 · 590 阅读 · 0 评论 -
【Verilog】条件编译指令
一般情况下,C语言中的每一行代码都要参加编译。但有时候出于对程序代码优化的考虑,希望只对其中一部分内容进行编译,此时就需要在程序中加上条件,让编译器只对满足条件的代码进行编译,将不满足条件的代码舍弃,这就是条件编译(conditional compile)。条件编译允许只编译源文件中满足条件的程序段,使生成的目标程序较短,从而减少了内存的开销,并提高程序的效率,可以按不同的条件去编译不同的程序部分,因而产生不同的目标代码文件。这对于程序的移植和调试是很有用的。转载 2022-12-15 12:47:21 · 1790 阅读 · 2 评论