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2.添加rom ip （block memory generator）在线调试控制vio输出值，模拟识别到了数字几，从而控制读哪个rom。二、pl端实现vio手动控制。3.读rom （.v实现）一、vga显示rom图片。三、ps端控制（axi）1.img转coe文件。连接hardware。
2025-06-09 15:46:16
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原创 AXI_Lite 2025/6
full可以设置突发长度，lite相当于full把突发长度设置为1的传输模式。（1打包 2 编辑 3 创建仿真平台验证）（ps控制pl，所以设置从slave）2、full和lite。3、创建axi ip。
2025-06-07 21:08:28
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原创 4.5 双边滤波
既有像素的空间距离（Space Weight），还考虑了像素与中心像素的相似程度（Range Weight）作用：降噪平滑，保持边缘。
2025-03-13 16:09:17
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原创 6.4 Laplacian 锐化算法
微分运算是求信号的变化率，由傅里叶变换的微分性质可知，微分运算具有加强高频分量的作用。图像在进行锐化处理时必须有较高的信噪比，否则，锐化后图像的信噪比反而更低，从而凸显了图像的噪声而没有锐化边缘，因此，一般是先消除或减少噪声后再进行图像锐化处理。对于渐变型细节，一般情况下，突变幅度小、定位难、不易检测，但二阶微分的信息比一阶微分的信息多。对于突变型细节，通过一阶微分的极值点和二阶微分的过零点均可以检测出来。对于细线型细节，通过一阶微分的过零点和二阶微分的极值点均可以检测出来。
2025-03-06 16:43:07
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原创 7.2 二线性插值
原始图像的分辨率为640x480,为方便计算，选用每行像素为1024个地址空间的BRAM。将BRAM的深度定义为4096,即BRAM最多可以缓存4行的像素。另外,因为图像义像素位宽为8bit。放大时需要从BRAM中读出近邻4个像素,采用4个BRAM对图像进行行缓存,每个BRAM分别输出近邻4个像素中的其中1个，如：像素1（奇行） 像素2（奇行）像素3（偶行） 像素4（偶行）
2024-12-06 21:22:42
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原创 降噪之中值滤波的FPGA实现
如果对椒盐噪声，均值滤波并不能很好地去除它，噪声只是被平均化了;但中值滤波很好地去除了异常的椒盐噪声。不过处理后的图在边缘纹理上，也有一定程度的丢失。
2024-11-14 16:50:02
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原创 降噪之均值滤波的FPGA实现
均值滤波可以简单地表示为在邻域窗3x3内，所有像素权重相同，简单加权后求平均值。那么可想而知，噪声并没有被去除，只是被平均了而已。此外，均值滤波除了抑制噪声，也有平滑纹理的效果。如果窗口很大，也会产生模糊的效果。
2024-11-14 16:09:42
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原创 3.3 Gamma映射的FPGA实现
人眼的感光与光强并不是呈线性关系的，而是呈非线性关系的。在低照度下，人眼更容易分辨出亮度的变化，但随着照度的增加，人眼不易分辨出亮度的变化。将原始图像通过映射操作来满足人眼亮度响应的曲线，即为Gamma 曲线，响应的变换即为 Gamma 变换。图像未经 Gamma 变换时，低灰度值区域在较大范围内表现为同一个值,造成了信息的丢失;同时高灰度值区域又被细分,造成了存储的浪费。但图像经 Gamma变换后，低灰度值区域有了更多的灰阶信息，而高灰度值区域进行了一定程度地压缩，更符合人眼的特性。
2024-11-14 11:28:32
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原创 3.2 图像增强算法——对比度算法的FPGA实现
目的是为了提高明暗之间的差异指数对比度增强有很多方法，但万变不离其宗，即以一定值为中心，提高值以上的亮度，并降低阈值以下的亮度。典型的以对数对比度增强函数为例，计算公式如下:对阈值为 127(中值)，E取E=2、E=4、E=6的曲线:E的值越大，对暗区的压缩及亮区的提升程度就越大，明暗之间的对比就越明显。
2024-11-13 17:22:31
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原创 3.1 图像增强算法——直方图均衡的FPGA实现
双端口BRAM是一种内存结构，本身是一种块状内存，用于存储较大的数据块。双端口 BRAM 具有两个独立的端口，允许同时进行两个独立的读写操作。双端口 BRAM 的特点包括：1. 两个独立的访问端口：- 读端口- 写端口2. 独立读写操作：- 双端口 BRAM 的最大优势是可以在两个端口上进行并行的读写操作。即使在一个端口进行读取操作时，另一个端口也可以进行写入操作，反之亦然。这种并行性大大提高了内存的使用效率。
2024-11-13 11:15:22
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原创 fpga中DDR、Flash、Ram、Rom、fifo
DDR（Double Data Rate Synchronous Dynamic RAM）:Flash:RAM（Random Access Memory）:ROM（Read-Only Memory）:FIFO（First In, First Out）:
2024-10-12 16:09:38
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原创 IBUFDS_verilog
在Verilog中，IBUFDS是一个特定的，主要用于接收差分信号。这个模块是Xilinx FPGA和其他数字电路设计中的一部分，专门设计用来提高输入信号的完整性和抗干扰能力。以下是一些关于IBUFDS。
2024-09-24 09:34:29
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