孔林(嵌入式)

原创 时序逻辑电路的常用的六种verilog写法

“重要的逻辑时序是设计出来的，不是凑出来的”，这不是一句空话，而是要求我们时时刻刻记心中的。在保证一个always模块里只输出一个信号的基础上，按照复位条件，初始条件，结束条件，触发条件，拉高触发条件，拉低触发条件进行编写。