触发器学习小结

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概述

与组合逻辑输出仅取决于输入不同，反馈线的引入使得即使没有输入，电路自身也能产生相应的输出。

• Flip-Flop意指信号高低电平间的翻转，“触发”旨在强调相较数据端之外存在有触发端。
• 用于记忆1位二进制信号
  1. 有两个能自行保持的状态
  2. 根据输入信号可以置成0或1

分类

1. 动作特点，按触发方式分为电平、脉冲、边沿；
2. 功能描述，按逻辑功能分类：RS、J-K、D、T

考虑上述电路，在上电后，Vin和Vout的值会取决于最初状态，为0或为1（不确定具体是0还是1，但肯定稳定在二者之一）。之所以说该电路会具有一个稳态的值，考虑下面的情况：
若沿虚线处截开，左半部分作为一个两端口电路，其电路传输特性如下图（仅作示意）所示，为两个反向器电压传输特性的叠加，同时因Vin=Vout，二者在图上相交于三点，因正反馈的存在，中间的亚稳态点会向两边移动最终达到一个稳态，即工作点会自行保持在0或自行保持在1，也就是说满足“有两个能自行保持的状态”。

但此电路还不能满足第二条“根据输入信号可以置成0或1”，为达成此目的，将非门替换成下图所示或非门，当输入端置为“0”时，该逻辑电路即退化为图1所示首尾相连的反向器电路（同理，若使用与非门，输入端置为“1”即可退化为图1所示电路）。也可以说，在输入端均为“0”的情况下，该电路具备了自行保持的功能。

将上图所示电路进行翻转，输入端输出端分别“拧”到同一边，即得到下图所示电路，也就是我们通常所说的R-S触发器电路。

由于上图所示R-S触发器本质上仍由组合逻辑（或非门）构成，基于组合逻辑的真值表分析方法在此时仍适用。但需要注意的一点是，Q既是现态的一个输出，又是下一个状态的一个输入，因此与绘制真值表不同，此时得到的是下图所示的状态转移表。
在使用R-S触发器时，需要明确是存0（R）还是存1(S)，即R和S需要满足一个约束条件：不能同时为1，否则从设计使用的角度出发，会不确定该电路是想要让其存0还是1。具体来说，最后两行即R、S同为1的情况，一些文章会指出其“不定”，但经过分析可知，此时输出为0。之所以“不定”，是因为若R、S同时由1变为0时，无法预知两个或非门中的输出“1”哪一个会更快地到达另一个或非门的输入源，出现违反设计直觉的情况。

考虑到数字电路中会出现一些无效的信号，但此时的R-S触发器的输入端的任何变化都会反映在输出端上。将电路进行改进，在输入端加以控制，只有当触发信号CLK到达，R和S才起作用，即得到电平触发的R-S触发器。但此时仍没有解决之前所述的“不定”的情况，CLK在此起触发作用，而要存的数据仍取决与R和S。

在输入端进一步改进，添加一个反向器，保证两输入端时刻相反，即得到如下所示电平触发D触发器电路。但从功能上来说，损失了R和S同为0即自行保持的功能。

电平触发的D触发器在解决一个问题的同时，引入了另一个弊端。那来考虑另一种实现方式，使用mux实现的D锁存器，从功能上来说与电平触发的D触发器一致。

继续来考量电平触发的D触发器，在CLK有效的时间段内，输出端Q一直在透明地反映输入端D的变化 ，考虑如下电路：

CLK有效时，输出端取反再回到输入端，如此循环往复，具体次数受限于逻辑门的传输时延，而不受人为控制。因此进一步的改进工作应使得其只在某一时刻进行改变，即边沿触发的D触发器。

如上图所示，将两个电平触发的D触发器串接在一起，二者触发电平相反，在clk高电平期间主触发器打开的时候，从触发器关闭；clk低电平期间从触发器打开、主触发器关闭，最后的输出Q在clk从1变为0的下降沿之后很短的时间内输出，可以近似视作在下降沿变化。
同理，电平触发的R-S触发器也可以使用主从结构，构成下图所示脉冲触发.但此时约束条件“R、S同时有效”的情况仍无法避免。

为解除此约束，电路进一步改进，再引入两条输出到输入的反馈线，即把Q端反馈回来与R端做与非，Q非端反馈回来与S端做与非。如果Q为1的情况，对于置零信号R没有影响；而此时Q反为0，会将置1信号S屏蔽掉。也就是说，即使R、S同时输入1，S端此时会被屏蔽掉，无法起作用。该电路即为J-K触发器。

而将J和K连接起来，就得到了T触发器，常用于分频等。

References

1. 计算机数学小书2-D触发器的进化之路.
2. 数字电路基础_清华王红.
3. 各类触发器的相互转换